[VHDL编程] vhdl_vga

说明：彩条信号发生器使用说明 使用模块有：VGA接口、脉冲沿模块、时钟源模块。 使用步骤： 1. 打开电源+5V 2. 信号连接，按下表将1K30信号与实际模块连接好。 3. 1K30板连接好并口线，并将程序加载。 4. 将彩色显示器的线与VGA接口连接好。 5. 彩条信号就可以在显示器中产生，通过脉冲沿模块按键MS1可以改变产生彩条的 -color of the signal generator for u
<刘浪> 在 2025-03-11 上传 | 大小：93kb | 下载：0

[VHDL编程] UART设计参考

说明：软 件 设 计 者 必 看 UART 设计 参考-software designers Watchable UART reference design
<joan> 在 2025-03-11 上传 | 大小：93kb | 下载：0

[VHDL编程] core51_VHDL

说明：VHDL写的51单片机内核，实现51的全部工能，学习开发FPGA的参考资料。-VHDL wrote 51 microcontroller core, the realization of all the 51 workers may learn FPGA development of reference materials.
<杨标> 在 2025-03-11 上传 | 大小：93kb | 下载：0

[VHDL编程] traffic

说明：xilinx完成一个模拟的十字路*通信号灯，主干道上的绿灯时间为30s，支干道的绿灯时间为30s，且交通灯从绿变红时，有6s黄灯亮的时间间隔。当然每种状态的倒计时的时间值应显示到LED数码管上。-Xilinx completed in a simulated traffic lights at a crossroads, a main road on the green time for the 30s, branch roads g
<haolj> 在 2025-03-11 上传 | 大小：93kb | 下载：0

[VHDL编程] suzimiaobiao

说明：这个数字秒表写的很清楚，大家如果需要我还有一些资料！~-This figure clearly written stopwatch, U.S. If you need some information I have! ~
<gaoshuang> 在 2025-03-11 上传 | 大小：93kb | 下载：0

[VHDL编程] 080513154000

说明：并行转串行的VHDL描述：基于FPGA的SPI发送模块的设计-Parallel to serial VHDL descr iption: Based on the FPGA to send the SPI module
<yaoqinghua> 在 2025-03-11 上传 | 大小：93kb | 下载：0

[VHDL编程] c2812rtdxtest_c2000_rtw

说明：由MATLAB生成的RTDX的源代码，由模型搭建，然后自动生成DSP的源代码-RTDX generated by MATLAB source code, set up by the model, and then automatically generate DSP source code
<sun> 在 2025-03-11 上传 | 大小：93kb | 下载：0

[VHDL编程] freq

说明：vhdl语言设计频率计，十进制加法器.运用maxplus2运行，-VHDL language design frequency, the decimal adder. maxplus2 application running,
<lucy> 在 2025-03-11 上传 | 大小：93kb | 下载：0

[VHDL编程] PROCESSOR

说明：PROCESSOR is a design with simple microprocessor implementation.
<leiyu> 在 2025-03-11 上传 | 大小：93kb | 下载：0

[VHDL编程] cpu-16-vhdl

说明：用vhdl语用实现简单的16位cpu功能-Pragmatic use vhdl simple function of 16-bit cpu
<陈曦> 在 2025-03-11 上传 | 大小：93kb | 下载：0

[VHDL编程] mesh_dft

说明：自己写一个关于维mesh结构的noc网络，verilog，仿真结果无误。-Write their own structure on the noc-dimensional mesh network, verilog, accurate simulation results.
<巴音> 在 2025-03-11 上传 | 大小：93kb | 下载：0

[VHDL编程] canbus

说明：verilog 和VHDL实现的can总线接口代码-the realization of verilog and VHDL code of the can bus interface
<bsyy> 在 2025-03-11 上传 | 大小：93kb | 下载：0