[VHDL编程] random data gen（vhdl）

说明：任意数据发生器的源代码-arbitrary data source code generator
<王锋> 在 2025-03-11 上传 | 大小：95kb | 下载：0

[VHDL编程] ddsVHDL

说明：基于VHDL的DDS设计，在QUTURS2zhon仿真通过-based on the DDS VHDL design and simulation through the QUTURS2zhon
<wl> 在 2025-03-11 上传 | 大小：95kb | 下载：0

[VHDL编程] keybyise

说明：一个在xilinx公司ise编译环境下仿真成功的键盘操作程序。-a company embarks on the environment and ideally compile successful simulation keyboard operations.
<马永涛> 在 2025-03-11 上传 | 大小：95kb | 下载：0

[VHDL编程] FPGA_led_test_1c6

说明：这是1C6实验板的一个实验程序，其用的组件为LED组件。对大家初步掌握FPGA有帮助-1C6 This is an experimental plate experimental procedure, with the components of LED components. Members of the preliminary master FPGA help
<进老夺> 在 2025-03-11 上传 | 大小：95kb | 下载：0

[VHDL编程] vhdl3

说明：时序电路——抢答器，K1、K2、K3、K4各控制一个按钮，DJ代表主持人，在抢答开始前，DJ先按一下按钮，然后在开始比赛，K1—K4中任意按下按钮后，其他钮按下均无效，重新比赛时，DJ需要再按一下按钮。抢答结果用LED显示。-Sequential Circuits- Answer devices, K1, K2, K3, K4 the control of a button, DJ on behalf of the host befor
<wang> 在 2025-03-11 上传 | 大小：95kb | 下载：0

[VHDL编程] FullAdder_4

说明：这是一个4位全加器，用一个1位半价做的一位全加，然后做成的四位半加。-This is a 4-bit full adder, a half-price with a make a full-adder, and then made four half adder.
<catalina> 在 2025-03-11 上传 | 大小：95kb | 下载：0

[VHDL编程] FullAdder_4

说明：浙江大学的VHDL中文教程，共127页，PPT课件，是教学和快速入门的重要参考资料-Zhejiang University Chinese VHDL Tutorial, a total of 127, PPT courseware, teaching and Quick Start is an important reference
<name> 在 2025-03-11 上传 | 大小：95kb | 下载：0

[VHDL编程] 100vhdl

说明：VHDL源代码100例（1）自带目录！请仔细查看！-VHDL source code 100 cases (1) bring their own directory! Please review!
<李> 在 2025-03-11 上传 | 大小：95kb | 下载：0

[VHDL编程] mimasuo

说明： vhdl 实验报告 verilog rs触发器 vhdl实验 vhdl 实验 报告 verilog rs触发器 vhdl实验-Experimental report VHDL VHDL verilog rs flip-flop experiment experimental report VHDL VHDL verilog rs flip-flop experiment
<wan> 在 2025-03-11 上传 | 大小：95kb | 下载：0

[VHDL编程] gate_control

说明：verilog写的数字频率计的控制模块,对程序进行控制-written in Verilog digital frequency meter control module, the program control
<chen> 在 2025-03-11 上传 | 大小：95kb | 下载：0

[VHDL编程] vhdl

说明：着个是一个8051的完整源代码，用VHDL书写。需要的可以看看，很有好处-8051 a month is a complete source code, written using VHDL. Needs can see, it is beneficial to
<myliu> 在 2025-03-11 上传 | 大小：95kb | 下载：0

[VHDL编程] sine

说明：Verlog语言描述的正弦信号发生器的源代码可以方便的实现长生正弦信号-Language Verlog sinusoidal signal generator described in the source code can easily achieve the longevity of the sinusoidal signal
<wuli> 在 2025-03-11 上传 | 大小：95kb | 下载：0