[VHDL编程] ledtest

说明：用于测试ACEX1k30的流水灯程序，晶振频率为20mhz。运行环境Maxplus2-for testing the water ACEX1k30 lights procedures, the frequency of 20MHz crystal oscillator. Operating environment FLEX10K
<闪核> 在 2025-03-18 上传 | 大小：124kb | 下载：0

[VHDL编程] frequency_counter_2(successful)(top-down design).r

说明： 小巧的频率计数器，VHDL源代码和仿真文件具全，直接从管工程文件拷贝过来。绝对可用。-compact frequency counters, VHDL source code and simulation with all documents directly from the control engineering documents copied. Absolutely available.
<wl> 在 2025-03-18 上传 | 大小：124kb | 下载：0

[VHDL编程] DFF1

说明：由VHDL 语言实现的D触发器利用的是QUARTUES环境已经得到验证-By the VHDL language using the D flip-flop is QUARTUES environment has been tested
<df> 在 2025-03-18 上传 | 大小：124kb | 下载：0

[VHDL编程] OFDMRxSynchronization

说明：使用FPGA設計WiMax接收機之OFDM同步硬體電路(內附VHDL code)-WiMax receivers using FPGA Design OFDM synchronization of hardware circuit (with VHDL code)
<蔡宗軒> 在 2025-03-18 上传 | 大小：124kb | 下载：0

[VHDL编程] dividefre

说明：CPLD_EPM7064程序,运用计数器实现的分频程序,VHDL-CPLD_EPM7064 procedures, the use of counters to achieve the sub-frequency procedures, VHDL
<> 在 2025-03-18 上传 | 大小：124kb | 下载：0

[VHDL编程] Embedded_risc

说明：Embedded_risc IP CORE .VERY GOOD AS A STUDY FILE-Embedded_risc IP CORE. VERY GOOD AS A STUDY FILE
<lijun> 在 2025-03-18 上传 | 大小：124kb | 下载：0

[VHDL编程] PLL

说明：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF-Digital phase-locked loop PLL is the design source code, which, Fi is the input frequen
<许伟> 在 2025-03-18 上传 | 大小：124kb | 下载：0

[VHDL编程] full_add

说明：这是一个全加器，有三个输入，有两个输出，输入分别是两个加数，一个进位，输出分别是和，进位-This is a full adder, three input, two output, input is represented by two summand, a binary output, respectively and, binary
<梁永安> 在 2025-03-18 上传 | 大小：124kb | 下载：0

[VHDL编程] OFDMRxSynchronization

说明：fft synchornization in reciever
<mohamed saad> 在 2025-03-18 上传 | 大小：124kb | 下载：0

[VHDL编程] 20096.28

说明：
<王> 在 2025-03-18 上传 | 大小：124kb | 下载：0

[VHDL编程] Ethernet_usd_send_quartus

说明：Ethernet_UDP_send_quartus
<孤烟> 在 2025-03-18 上传 | 大小：125kb | 下载：0

[VHDL编程] uart_test_Verilog

说明：用verilog实现了uart功能的demo工程。工程使用的IDE为“ISE Design Suite 14.7”，使用时可根据自己硬件，修改引脚配置即可。(The demo project of UART function is realized with Verilog. The IDE used in the project is "ISE Design Suite 14.7", which can be us
<shaoyang_v> 在 2025-03-18 上传 | 大小：125kb | 下载：0