[VHDL编程] pll

说明：用FPGA实现数字锁相环，开发环境为ISE-Using FPGA digital phase-locked loop, development environment for ISE
<冯勇> 在 2025-04-24 上传 | 大小：174kb | 下载：0

[VHDL编程] vcs_simulation_mannual(Edition2)

说明：VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式.该文档是一个不错的使用指南.-VCS-verilog compiled simulator is the Synopsys company s products. Its simulation at a fairly rapid pace, and support multiple call mode. Th
<morisun> 在 2025-04-24 上传 | 大小：174kb | 下载：0

[VHDL编程] veri_adder

说明：verilog VHDL codes for adders
<bharath> 在 2025-04-24 上传 | 大小：174kb | 下载：0

[VHDL编程] rstk-0.7.tar

说明：archivo reed solom para utilizar en decodificacion de television digital esta en vhdl
<Gus> 在 2025-04-24 上传 | 大小：174kb | 下载：0

[VHDL编程] taxione

说明：基于VHDL出租车的设计，实现开动、停止的收费功能。-VHDL-based cab design, implementation and running, stop the charging function.
<猪猪> 在 2025-04-24 上传 | 大小：174kb | 下载：0

[VHDL编程] VHDL

说明： 该系统利用VHDL语言、PLD设计出租车计费系统，以MAX+PLUSⅡ软件作为开发平台，设计了出租车计费器系统程序并进行了程序仿真。使其实现计费以及预置和模拟汽车启动、停止、暂停等功能，并动态扫描显示车费数目 -In this system, VHDL language, PLD design taxi billing system to MAX+ PLUS Ⅱ software as a development platfo
<xing> 在 2025-04-24 上传 | 大小：174kb | 下载：0

[VHDL编程] vhdlad

说明：基于VHDL的高速串行AD转换器控制设计与实现-VHDL-based high-speed serial AD converter control design and implementation
<李涛> 在 2025-04-24 上传 | 大小：174kb | 下载：0

[VHDL编程] SDRAM

说明：对SDRAM通信协议进行了介绍，而且比较详细，还包含了ALTERA的部分芯片-some information and descr iption about SDRAM
<lvz> 在 2025-04-24 上传 | 大小：174kb | 下载：0

[VHDL编程] Cordic

说明：describtif of cordic algo
<youir> 在 2025-04-24 上传 | 大小：174kb | 下载：0

[VHDL编程] RS_coder

说明：基于verilog的RS编码器 绝对实用-Based on the RS encoder verilog absolute utility
<吴> 在 2025-04-24 上传 | 大小：174kb | 下载：0

[VHDL编程] FPGA-Taxi-billing-system

说明：这是一个用VHDL语言编写的较全面的出租车计费系统，可以实现计费，显示时间，所走路程以及停车时间的显示，算法相对复杂，但可移植性很强，占用逻辑资源相对较少-This is a VHDL language with a more comprehensive taxi billing system, can achieve billing, display time, the walking distance and the stoppin
<yonbin> 在 2025-04-24 上传 | 大小：174kb | 下载：0

[VHDL编程] ROM

说明：用组合电路实现的ROM功能模块，用VHDL语言编写-The ROM circuit with a combination of functional modules, VHDL language
<王建伟> 在 2025-04-24 上传 | 大小：174kb | 下载：0