[VHDL编程] Convolutional encoding and Viterbi decoding with k

说明：卷积码编码和维特比解码 当K为7 时 供大家参考Convolutional encoding and Viterbi decoding with k 7 rate 1 2 -convolutional coding and Viterbi decoding when K 7:00 for reference convolutional encoding and Viterbi decoding with k 1 2 7 rate
<周小川> 在 2025-04-24 上传 | 大小：248kb | 下载：0

[VHDL编程] VGA

说明：用1K30DE FPGA写的程序，希望对初学者有帮助-1K30DE FPGA with written procedures, and they hope to have help for beginners
<朱飞云> 在 2025-04-24 上传 | 大小：248kb | 下载：0

[VHDL编程] PCIeDDR2add

说明：PCIE-DDR2-双通道ADDA板主要用于AD数据的记录与回放。该板主要使用Xilinx公司的Virtex5 FPGA，通过PCIE IP核与主机通讯，存储系统包括DDR2 SDRAM和FLASH，为各种软件无线电技术的应用提供了一个非常强大的单插槽收发器解决方案。-PCIE-DDR2 dual-channel ADDA board is mainly used for the AD data recording and playba
<dj> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] ui

说明：10实验十：利用语言实现按键和数码管显示-In 10 experiments : the use of language to achieve ten keys and digital tube display
<钟安> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] lcd

说明：lcd 1602 verilog ise xilinx-the lcd 1602 Verilog ise xilinx
<程国苗> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] verilog9

说明：Learning Verilog Chinese Version Part 9
<VIJAY> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] fenfshan

说明：风扇的verilog控制程序,有强风，弱风，睡眠等各种功能-Verilog control procedures of the fan, strong wind, low wind, sleep and other functions
<luo> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] Example19

说明：设计一款基于VHDL的四人抢答器的小程序，按键按下开始抢答，首先按下的键值被数码管显示出来，与此同时，其它按键失去抢答作用。-VHDL-based design a small four Responder program, press the Start button to answer, first press the digital keys are displayed at the same time, other keys l
<卢进> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] WirelessCommuncationFPGADesign(code)

说明：无线通信FPGA设计的所有代码，包括Verilog和Matlab版本。-Verilog and matlab code of wireless communication on FPGA design.
<王大海> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] state

说明：fpga verilog入门经典系列完整版，下载即用:简单状态机-fpga verilog simple state
<wdlpt> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] flow_proc

说明：流水线结构是在逻辑很复杂的情况下使用，通过分栈，把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。最形象的实例就是位宽较大的加法器。 把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。以芯片面积换取时间，即面积换取频率。-Pipeline structure is very complicated in the case of using the logic, through the sub-
<wangfeng> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] FPGA

说明：包括密勒码编解码、循环码编解码、FSK和PSK调制解调-Including Miller encoding and decoding, encoding and decoding cycle, FSK and PSK modulation and demodulation
<李飞> 在 2025-04-24 上传 | 大小：249kb | 下载：0