[VHDL编程] qiangdaqi

说明：抢答器。可以直接用QUARTUS2运行，解压无需密码。以前我们做实验的时候用的这个-Answer devices. Can be directly used QUARTUS2 running, unzip without a password. Previous experiments when we used to do this
<catalina> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] fpga_sample_program

说明：学习vhdl硬件描述语言的一些例子的原代码，比较全面，相信对初学者很有帮助-VHDL hardware descr iption language to learn some examples of the original code, a more comprehensive, I believe very helpful for beginners
<马斌> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] PPM

说明：ppm脉位调制数字基带系统的设计，包括完整的QuartusII工程和Ｍodelsim仿真文件-ppm PPM digital base-band system design, including complete engineering and QuartusII ModelSim simulation files
<wanyou> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] vhdl

说明：学习vhdl硬件描述语言的一些例子的原代码-VHDL hardware descr iption language to learn some examples of the original code
<dream> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] beep

说明：实现beep发出1234567的音乐声音-beep 123456
<hhy> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] MCU_V_PWM_16bit

说明：单片机通过总线，将占空比和频率送到CPLD/FPGA中，并控制PWM输出.采用Verilog HDL语言编写。-Microcontroller by bus, the duty cycle and frequency sent to the CPLD/FPGA in, and control the PWM output. Using Verilog HDL language.
<zhouming> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] adder8

说明：adder 8-bits the code is describe as vhdl to find the summery of two inputs
<yb> 在 2025-04-24 上传 | 大小：249kb | 下载：0

[VHDL编程] uart_Rx

说明：在Xilinx的SP605开发板上实现了FPGA接收数据的串口通讯，接收数据是Led会亮，没有接收数据的时候灯是灭的。-Xilinx SP605 development board FPGA receives serial data communication receive data Led lights not receive data when the lights are off.
<曹荣丽> 在 2025-04-24 上传 | 大小：250kb | 下载：0

[VHDL编程] 33

说明：基础实验_04_优先编码器 ：8位输入3位输出高位优先-Experimental basis _04_ priority encoder: 8 input 3 output high priority
<luhairong> 在 2025-04-24 上传 | 大小：250kb | 下载：0

[VHDL编程] sp6ex7

说明：经典模式流水灯实验，拨码开关SW3作为开关信 号，导航按键UP和DOWN作为LED流动方向控制信 号，实现8个LED开关、方向可控的流水灯功能。-Classic mode flow lamp experiment, dial the code switch SW3 as a switch letter Number, navigation buttons UP and DOWN as the LED flow directi
<chi> 在 2025-04-24 上传 | 大小：250kb | 下载：0

[VHDL编程] uartfifo

说明：串口通信例程，使用FIFO数据缓存。Verilog源码，基于FPGA的uart开发，加深理解。-uart communication
<曹振吉> 在 2025-04-24 上传 | 大小：250kb | 下载：0

[VHDL编程] SSI_Library

说明：SSI library, Logic gates verilog codes
<akoleyte> 在 2025-04-24 上传 | 大小：250kb | 下载：1