[VHDL编程] fd32_c

说明：32位数据锁存器，用于数据锁存，测试可用，实际使用过-latch，32bits.
<吴次仁> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] gain_ctl

说明：增益控制程序，可以根据数据的大小调节外部信号的增益，实际使用过。-gain controller
<吴次仁> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] div_2m_to_2

说明：将2MHz信号分频成2Hz信号的分频器，多用于指示灯的显示，实际使用过。-2MHz to 2Hz divider
<吴次仁> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] mux2_1

说明：2选1数据选择器，用于数据的切换，vhdl编写，实际使用过-mux2 to 1
<吴次仁> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] jiAOTONGDENG

说明：本实验主要模拟位于十字路口的交通灯，十字路口的交通灯分为横向和纵向两 个方向，每个方向上面的交通灯有红灯亮，黄灯亮，绿灯亮三种状态。它们之间状 态的关系如上面的表格所示。 上面各个状态是连续循环变化的，可以由状态机来实现，每两个状态之间的间 隔要在10 秒左右（实验板上面的时钟频率是50MHz）。 交通灯的三种状态用实验板上的三个LED 灯表示，两个方向一共要使用六个 LED。 -Simulation of
<耳水山> 在 2024-12-28 上传 | 大小：1kb | 下载：1

[VHDL编程] ALU

说明：ALU logic using Verilog
<Cho Hyun Woo> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] ask100

说明：时钟同步模块：通过时钟同步模块，将模拟前端提取的时钟信号和数据进行同步，使得数字后端可以正确读取数据。-Clock synchronization module: The clock synchronization module, the analog front-end of the clock signal extraction and data synchronization, making the number of back-
<Jim Chen> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] myAddSub

说明：Verilog adder for alu develpment
<ricardiito> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] Counter8

说明：Counter 8 bits Vhdl Code
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[VHDL编程] divisor

说明：Time divisor vhdl code
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[VHDL编程] Register8bits

说明：Register 8 bits VHDL code
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[VHDL编程] DEMUX

说明：Demultiplexor vhdl code
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