[VHDL编程] MYCRC

说明：由于altera公司的CRC生成和校验模块不支持本系统使用的Cyclone IV E系列FPGA，因此本文独立设计了CRC模块。该模块的接口与altera公司的CRC模块接口基本一致，能够对16位输入的数据流进行CRC校验码生成和校验。本文采用CRC-CCITT生成项，其表达式为：X16+X12+X5+X0。本模块需要startp信号及endp信号指示数据传输的起始及结束。本模块采用状态机设计，对于数据头和数据尾分别由不同的状态来处理。
<陈建> 在 2025-03-21 上传 | 大小：4kb | 下载：0

[VHDL编程] manchester

说明：源码包含三个模块，数据发送模块是读取FIFO中的数据后，将并行数据转换为串行，同时对串行数据进行曼彻斯特编码输出。数据接收模块是对接收的数据进行曼彻斯特解码。FIFO控制器模块将接收的串行数据转换为并行，并存储。 曼彻斯特解码部分本文采用了过采样技术，使用了一个8倍时钟进行采样。每一个数据周期采样8次，每四次采样确定一个状态，如果采样到三次及以上高电平则认为是高状态，否则认为是低状态。状态由高到底则是数据0，由低到高则是状态1。-S
<陈建> 在 2025-03-21 上传 | 大小：4kb | 下载：0

[VHDL编程] DFF_BDF

说明：D触发器设计图形输入法,设计软件quartus-Input D flip-flop design graphics, design software quartus
<wangchenlin2000> 在 2025-03-21 上传 | 大小：4kb | 下载：0

[VHDL编程] TLC7524-programmer

说明：TLC7524接口电路和控制程序，请初学者参考-TLC7524 interface circuit and control procedures, please refer to beginners
<guofeng> 在 2025-03-21 上传 | 大小：4kb | 下载：0

[VHDL编程] alarm_counter

说明：闹钟系统的闹钟寄存器和时间计数器，有清零复位功能。-Alarm system, alarm clock and time counter register, a clear reset function.
<baoxianghui> 在 2025-03-21 上传 | 大小：4kb | 下载：0

[VHDL编程] 5B6B-codec

说明：verilog hdl实现5B6B编译码（光纤通信线路码型），包含了时钟发生器模块 ，信号源模块 ，编码模块 ，译码模块， 和检错模块，并通过modesim仿真验证。-verilog hdl achieve 5B6B encoding and decoding (code-based fiber-optic communication lines), contains a clock generator module, signal s
<林海全> 在 2025-03-21 上传 | 大小：4kb | 下载：1

[VHDL编程] rs-232-schema.PNG

说明：RS232 schema for accessing serial console in RTL8186 access point
<maxilee> 在 2025-03-21 上传 | 大小：4kb | 下载：0

[VHDL编程] Practica-3

说明：Traducción de texto o de páginas web Quizás quisiste decir: descripcion de codigo en fpga para desplegar caracteres en lcd Escribe texto o la dirección de un sitio web, o bien, traduce un documento. Cancelar trad
<Jacob> 在 2025-03-21 上传 | 大小：4kb | 下载：0

[VHDL编程] fft_32

说明：信号处理领域中广为应用的FFT的硬件FPGA VHDL实现。-FFT is complemented by Vhdl.
<郭晓阳> 在 2025-03-21 上传 | 大小：4kb | 下载：0

[VHDL编程] ahb2apb

说明：Verilog实现的AHB2APB bridge代码-Verilog code to achieve the AHB2APB bridge
<杨奔> 在 2025-03-21 上传 | 大小：4kb | 下载：0

[VHDL编程] lcd

说明：atmega display for adc
<udgish> 在 2025-03-21 上传 | 大小：4kb | 下载：0

[VHDL编程] mcore

说明：Module containing the processor, caches, memory controller
<JP> 在 2025-03-21 上传 | 大小：4kb | 下载：0