[VHDL编程] PROG

说明：USED TO CALCULATE DELAY
<praba> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] startwatch1

说明：利用VHDL硬件描述语言实现 一个秒表设计，其中有5个VHDL文件。startwatch为顶层文件-The use of VHDL hardware descr iption language designed to achieve a stopwatch, of which five VHDL files. startwatch for the top-level files
<李磊> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] generator_2

说明：一种新的正铉波发生器的实现源码。利用VHDL语言实现。有6个VHDL文件组成。其中generator 为顶层文件-A new realization of wave generator is Hyun source. Using VHDL language. There are six VHDL files. One generator for the top-level files
<李磊> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] sdram_controler

说明：SDRAM 读写控制器的 verilog 三星公司源代码-verilog design for SDRAM read and write
<yangyanwen> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] sqrt_LUT8

说明：Square root calculation: S=N^2+d using LUT-Square root calculation: S=N^2+d using LUT
<Alex Seghedin> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] fifobaseddprammemory

说明：This file if about DPram based fifo storage... wirte and read in both ports
<kumar> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] acum_hdl

说明：phase accumolator in vhdl & test bench for it for dds-phase accumolator in vhdl & test bench for it for dds
<mina> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] top

说明：简单cpu设计 -包括内存单元，运算单元，数据及模块同步单元，状态机单元-CPU design- include memory module, alu module, synchronization module(data and block), finite state machine module
<岚> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] altpll0

说明：锁相环的证实程序，可以在任何编译器中执行，但是要是TI公司的平台。-Confirmed by phase-locked loop process can be run on any compiler, but if TI' s platform。
<张建平> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] RS_ENCODER

说明：DVBC RS编码,标准TS流输入输出接口!-DVBC RS encoder
<sun mingang> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] bubble_sort

说明：sort8k example using RECONOS
<FPGACore> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] 2005-12-29_22-34-9_93

说明：bench verilog 源代码，适用于图像开发-bench verilog source code, apply to the image development
<xutongxue> 在 2025-02-03 上传 | 大小：3kb | 下载：0