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[VHDL编程] wishbone_m4_s8
说明:wishbone 骨幹部份 RTL 源碼, 以verilog 寫成, 自創. 支源 4 master 及 8 slave-wishbone core, write by verilog, support 4 master and 8 slaver. language: verilog.<mis_hey> 在 2025-02-03 上传 | 大小:3kb | 下载:0
[VHDL编程] CLAAdd
说明:This zip folder contains the Carry look ahead in verilog HDL<Jaganathan> 在 2025-02-03 上传 | 大小:3kb | 下载:0
[VHDL编程] FreqMeterAuto
说明:能实现自动量程切换的数字频率计数器,可根据输入信号频率实现量程切换,具有7个档位,测频范围由系统时钟和FPGA实现芯片决定-Automatic Digital Frequency Meter<胡文静> 在 2025-02-03 上传 | 大小:3kb | 下载:0