[VHDL编程] 397474fpq1281

说明：自己编的一个分频器的程序模版 虽然原理很简单，经过多次实践很实用 被多次用在其它的程序中-own series of the dividers of a procedure template Although very simple principle, after repeated practice by many very practical use in other proceedings, and,
<uptownman> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] dianzifayinxt

说明：vhdl设计用的，可以用于课程设计，帮助完成课程。-vhdl design and curriculum design can be used to help the completion of the course.
<天心> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] rscode

说明：RS编码器在fpga上的实现，用的modelsim开发环境-RS encoder in the realization of the fpga, development environment used in modelsim
<wangyujie> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] shouhuoji

说明：某自动售货机售A，B，C3种商品，他们的价格分别为1，3，4。 售票机进接受一元硬币。售货机面板上设有投币孔和退钱建，每种商品标识处有选择按键，上有指示灯表明当前投币说是否已经足够选买该商品。 -Vending machine sales to a certain A, B, C3 commodities, their prices were 1,3,4. Into the ticket vending machines to
<王玉> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] dianyabiao

说明：数字电压表vhdl源程序，一个很不错的东西，欢迎大家有点帮助。-Vhdl source digital voltage meter, a very good thing, welcome to some extent.
<张炯> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] vhdl

说明：VHDL的论文，有关出租车计费器的设计，很好。-VHDL
<黄凯> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] SRAM_with_con

说明：带有控制器的SRAM，提供一个地址选通脉冲ADS，一个读/写信号R_W,一个时钟信号和复位信号，包含了测试文件。-Controller with the SRAM, providing a strobe pulse Address ADS, a read/write signal R_W, a clock signal and reset signal, including the test documents.
<isaac> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] 8fifo

说明：可综合的 8x8 fifo VHDL 源代码-Can be integrated 8x8 fifo VHDL source code
<qaz> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] Vhdl1

说明：Top Level VHDL Code -- simulate the relatively slow progress of an elevator car by dividing the -- clock down by an outrageously high number and scanning the car registers for -- an elevator s next -- (norm
<Victor> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] TLC5510

说明：德州仪器的告诉ADTLC5510的控制电路设计，用VHDL语言编写-Texas Instruments ADTLC5510 tell the control circuit design, VHDL language
<wang> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] 4multiplier

说明：4位乘法器vhdl程序-- DEscr iptION : Signed mulitplier:-- A (A) input width : 4-- B (B) input width : 4-- Q (data_out) output width : 7-4 multiplier vhdl procedure
<lsp> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] verilog

说明：用verilog实现的串并转化，别人写的，感觉不错，与大家共享一下。-serial
<shegnman> 在 2025-02-03 上传 | 大小：3kb | 下载：0