[VHDL编程] jcb

说明：递加的三角波 用以输出是各种信号的一种 精度比较好-di jia san jiao bo yong yi xian shi shu chu shi ge zhong xin hao de yi zhong
<sunkai> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] jchb

说明：递减的三角波 用于输出 是各种信号输出的一种 有较好的精度-di jian san jiao bo yong yu shu chu
<sunkai> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] sjb

说明：三角波 用于输出是各种信号的一种 有较好的精度-san jiao bo
<sunkai> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] jtb

说明：阶梯波 用于输出 是各种信号输出的一种 有较好的精度-jie ti bo
<sunkai> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] program

说明：此程序1000倍的数字分频器，进行数字分频-This program digital divider, the digital divide
<荆子豪> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] USB_LOOP

说明：该Verilog程序基于USB芯片68013,FPGA50T,实现了两台电脑之间使用两个68013和一个FPGA50T来通信-Verilog program is based on the USB chip 68013, FPGA50T, realized between two computers using two 68013 and one FPGA50T to communicate
<zero> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] vhdl

说明：FPGA分频32.768KHZ晶振用VHDL语言如何分频成1HZ的时钟信号-fenpin
<王品一> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] wode

说明：sparten 3e 开发板的ＶＧＡ代码实现，ｖｅｒｉｌｏｇ语言-sparten 3e development board VGA code, verilog language
<杨飞> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] sim_uart

说明：uart 收发器 verilog 代码，实现自收发功能 sys clk = 25m, baud 9600 停止位1， 无校验位； 代码实现了串口自收发功能，及把从 PC 收到的内容都发送会 PC, 其他波特率，自行修改代码即可，在 alter 的FPGA 上调试通过； -verilog code uart transceiver to achieve self-transceiver function sys clk = 25m
<周西东> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] cf_interleaver_6_16

说明：6*16交织器的实现，非常有用，希望对你有所帮助-6*16interleaver
<小黑豆> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] ARM_register

说明：ARM寄存器组设计的源代码，使用Verilog编程实现，可以编译仿真通过。-将中文译成英语 ARM register set design source code, the use of Verilog programming, you can compile the simulation pass.
<jwj> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] led_cross

说明：led滚屏显示经测试可以正常使用 可使p10板左移显示-led scrolling display has been tested and can make normal use of the left panel shows p10
<刘玉立> 在 2025-01-28 上传 | 大小：2kb | 下载：1