[VHDL编程] w

说明：用VHDL语言设计四位全加器，有低位进位和高位进位。-VHDL language with four full-adder design, there are low and the high binary binary.
<WL> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] z

说明：描述 Sramoc ( K , M ) 表示用数字0、1、2…、K-1组成的自然数中能被M整除的最小数。给定 K、M，求Sramoc ( K,M )。例如 K=2，M=7的时候，Sramoc( 2 , 7 ) = 1001。 输入 第一行为两个整数K、M满足2<=K<=10、1<=M<=1000。 输出 输出Sramoc(K,M)。 样例输入
<z> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] 6

说明：verilog 写的 多功能数字钟-verilog to write multi-functional digital clock
<孔祥> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] fifo8

说明：FIFO 源程序，verilog HDL实现，自己验证过，没问题-FIFO source, verilog HDL to achieve their own verified, no problem
<fang> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] ram2

说明：RAm的 verilog描述，在Quartus中验证正确，可根据程序改成其他参数-Verilog descr iption of RAm in Quartus verify correct procedures can be changed in accordance with other parameters
<fang> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] 48_4.12

说明：网络通信中的MII接口 通常将4位nibble数据送出，此程序将4位数据组合成8位数据并行输出（8比特==1个字节）。。完全可用 同时包含84转换-The MII network interface usually sent four nibble data, this procedure will be 4-bit data into 8-bit parallel output data (8 bits == 1 byte).
<王鹏> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] generic_testbench

说明：VHDL中关于generic的用法，及其testbench，可以使用Modelsim仿真查看其功能-the usage of generic,a testbench file is given, we can use it to simulate the generic s function
<xietianjiao> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] the_VHDL_programe_of_generate_RAM

说明：一个产生RAM的VHDL代码，使用这个程序不需要调用系统的RAM，可以对这个代码进行适当的修改，以提高RAM的速度-the VHDL programe of generate RAM
<xietianjiao> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] vhdlclock

说明：EDA设计实验，用VHDL编写的数字时钟代码，能显示分，秒，小时。根据所设置的频率不同，能够调整时间快慢。-EDA design of experiments, prepared by VHDL code digital clock showing the hours, seconds, hours. According to the frequency of different settings, time to adjust spe
<林怡> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] lcd

说明：exemple vhdl couter to lcd
<JODY36D> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] A_bit_serial_data_transmitter

说明：比特序列传送模块 把输入的八位比特数据 做循环后每个比特输出 详细请看英文描述-• To create Verilog-HDL modules written in the RTL style appropriate for both simulation and synthesis, for the various component parts of an Asynchronous Serial Data Trans
<吴德昊> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] TRL_Design_of_a_asynchronous_bit_serial_data_trans

说明：RTL 异步数据传送模块 用verilog HDL 语言描述 输入为八比特数据，执行操作后异步每比特输出。-• To create Verilog-HDL module written in the RTL style appropriate for both simulation and synthesis, for an Asynchronous Serial Data Transmitter. •
<吴德昊> 在 2025-01-24 上传 | 大小：2kb | 下载：0