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[VHDL编程Syn_FIFO

说明:
<李东临> 在 2025-01-23 上传 | 大小:2kb | 下载:0

[VHDL编程s_fifo

说明:一个verilog语言描写的同步fifo,包括:Fifo using declared registers for storage和Fifo using (model of) standard memory chip for storage.两种方式,包含testbench-Verilog language describes a synchronous fifo, including: Fifo using declared regi
<彭帅> 在 2025-01-23 上传 | 大小:2kb | 下载:0

[VHDL编程ram

说明:VHDL 编写的RAM例子-RAM prepared VHDL example
<王攀> 在 2025-01-23 上传 | 大小:2kb | 下载:0

[VHDL编程top

说明:一个music的VHDL语言相当有用,里面有三首歌-A music of the VHDL language is useful, which has 3 songs
<土波> 在 2025-01-23 上传 | 大小:2kb | 下载:0

[VHDL编程ioport

说明:FPGA开发所遇到的输入输出控制端口的VHDL代码,供大家学习借鉴!-FPGA development encountered in the input and output control port of the VHDL code for everyone to learn from!
<徐新风> 在 2025-01-23 上传 | 大小:2kb | 下载:0

[VHDL编程FPGA+DSS+UART

说明:用FPGA实现任意波形发生器的源代码,另外还包括FPGA实现UART,从而与MCU实现串行通信。-Using FPGA to achieve arbitrary waveform generator of the source code, including the FPGA also realize UART, in order to realize serial communication with the MCU.
<zhuangxb> 在 2025-01-23 上传 | 大小:2kb | 下载:0

[VHDL编程phone-controller

说明:电话用户信令的控制器源码,此外还包括 相应的测试程序以及批处理文件do。
<zhuangxb06> 在 2025-01-23 上传 | 大小:2kb | 下载:0

[VHDL编程trrafficlight

说明:(1)当乡村公路无车时,始终保持乡村公路红灯亮,主干道绿灯亮。 (2)当乡村公路有车时,而主干道通车时间已经超过它的最短通车时间时,禁止主干道通行,让乡村公路通行。主干道最短通车时间为25s 。 (3)当乡村公路和主干道都有车时,按主干道通车25s,乡村公路通车16s交替进行。(4)不论主干道情况如何,乡村公路通车最长时间为16s。 (5)在每次由绿灯亮变成红灯亮的转换过程中间,要亮5s时间的黄灯作为过渡。 (6)用开关
<Richard> 在 2025-01-23 上传 | 大小:2kb | 下载:0

[VHDL编程3_Freq

说明:3倍频实用稳定算法的VHDL实现(XILINX CPLD)-3 octave practical VHDL realize stable algorithm (XILINX CPLD)
<sean> 在 2025-01-23 上传 | 大小:2kb | 下载:0

[VHDL编程classic

说明:Verilog源码,完成数据转换,供学习使用!-Verilog source code, complete the data conversion for learning to use!
<hp> 在 2025-01-23 上传 | 大小:2kb | 下载:0

[VHDL编程cordic_2

说明:叠代结构的cordic的verilog代码-CORDIC iterative structure of Verilog code
<zq> 在 2025-01-23 上传 | 大小:2kb | 下载:0

[VHDL编程Pipeline_cpu

说明:this file contain descr iption of cpu in VHDL language that implies pipeline fetching.
<babak aghaei> 在 2025-01-23 上传 | 大小:2kb | 下载:0
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