[VHDL编程] ug230

说明：Xilinx Spartanman-3e starter kit user s mannual 含多种常见接口信息 -Xilinx Spartanman-3e starter kit user s mannual containing multiple common interface information
<于水> 在 2024-11-14 上传 | 大小：5.33mb | 下载：0

[VHDL编程] vhdlexample

说明：vhdl的所有基本例子，对初学者很有帮助-vhdl all the basic examples, very helpful for beginners
<fgr> 在 2024-11-14 上传 | 大小：5.34mb | 下载：0

[VHDL编程] MSP430-car-solution-with-Proteland-source-code

说明：MSP430小车解决方案含Protel和源代码.包括电动车跷跷板，简易智能电动车，悬挂运动控制系统，自动往返电动小汽车。-MSP430 car solution with Protel and source code. Seesaw including electric cars, Mini Mental electric vehicles, suspension motion control system, automatic and
<冯浩> 在 2024-11-14 上传 | 大小：5.33mb | 下载：0

[VHDL编程] DE2_CCD_sobel

说明：verilog编写的适用于fpga的3x3模板sobel滤波-verilog fpga prepared for the 3x3 template sobel filter
<彭青艳> 在 2024-11-14 上传 | 大小：5.34mb | 下载：0

[VHDL编程] Mult_Frequency

说明：Based on the verilog such as frequency meter accuracy, except for measuring frequency can also measure pulse width of empty measure than 32 counts of data through the simulation SPI serial output to SCM processing and di
<guoyinghong> 在 2024-11-14 上传 | 大小：5.34mb | 下载：0

[VHDL编程] PMSM-coder-angle

说明：永磁同步电机编码器角度测量程序，verilog编程-The PMSM encoder angle program
<L.Chen> 在 2024-11-14 上传 | 大小：5.33mb | 下载：0

[VHDL编程] trajectory_planning_2011_11_09

说明：运用FPGA，创建NIOS2处理器，进行机器人逆运动学的轨迹规划，采用的是ALTERA 的飓风2处理器，处理速度非常快-The use of the FPGA, create NIOS2 processor, inverse kinematics, trajectory planning, the the ALTERA hurricane 2 processor, the processing speed is very fast
<沙佑平> 在 2024-11-14 上传 | 大小：5.34mb | 下载：0

[VHDL编程] HelloZynq

说明：基于ZYNQ-7000开发板的helloword project，已经配置开发板信息，可运行在14.4ISE环境下。-Based on zynq-7000 helloworld project with essential configuration information，run in ISE14.4
<曾宇祥> 在 2024-11-14 上传 | 大小：5.35mb | 下载：0

[VHDL编程] Program

说明：用ALTERA公司的FPGA写的网卡W5300程序-W5300 in fpga
<hasijing> 在 2024-11-14 上传 | 大小：5.33mb | 下载：0

[VHDL编程] music_vhdl

说明：基于fpga和Quartus II的音乐播放器vhdl程序-Based on Quartus II fpga and vhdl music player program
<> 在 2024-11-14 上传 | 大小：5.34mb | 下载：1

[VHDL编程] SDRAM_96M

说明：基于FPGA的SDRAM串口实验，verilog语言写的，附件里是做实验的工程，连上串口，下进去就有数据了，波特率9600，一个停止位，SDRAM时钟是96MHz，数据时FPGA自动产生的，正确输出结果是00到FF递增一，再循环。这个工程警告比较少，基本是故意为之的警告，时序也已经收敛。-FPGA-based SDRAM serial experiments, verilog language written annex is to d
<Grace> 在 2024-11-14 上传 | 大小：5.33mb | 下载：0

[VHDL编程] jiaotongdeng_fuza

说明：本文基于FPGA技术的发展和Quartus II开发平台，实现路*通灯控制器是一种解决方案。使用Verilog HDL硬件描述语言来描述语言程序的分频器模块，控制模块，数据解析模块，显示译码模块和段选位选模块，五个模块，并通过各个模块程序之间的端口合理连接和协调，成功设计出交通信号灯控制电路。在Quartus II环境下模拟，生成顶层文件下载后，在FPGA EP2C5Q208器件进行验证。(Based on the developm
<威威谈谈> 在 2024-11-14 上传 | 大小：5.35mb | 下载：0