资源列表
[VHDL编程] cf_fft_latest.tar
说明：整个设计使用了流水线设计，运用了同步的使能和复位信号。这是一个4k点的fft。实部和虚部均为18bit，总共为36bit精度。-All designs are pipelined with a synchronous enable and reset. 18 bit precision, real and imaginary. Total is 36 bits.<赵恒> 在 2024-10-14 上传 | 大小：3125248 | 下载：0
[VHDL编程] ISEexamples
说明： VHDL and Verilog design examples.-VHDL and Verilog design examples.<宋健军> 在 2024-10-14 上传 | 大小：3128320 | 下载：0
[VHDL编程] cf_fft_latest.tar
说明：The FFT architecture is pipelined on a rank basis each rank has its own butterfly and ranks are isolated from each other using memory interleavers. This FFT can perform calculations on continuous streaming data<amin> 在 2024-10-14 上传 | 大小：3125248 | 下载：0
[VHDL编程] ISP_FPGA_PAPER_02
说明：单片CISAF模块设计及其在监控系统中的应用研究.kdh-Single CISAF module design and its application in the monitoring system. Kdh<jiangyong> 在 2024-10-14 上传 | 大小：3126272 | 下载：0
[VHDL编程] A-Verilog-HDL-Primer
说明：老外写的经典verilog书籍二 the A Verilog HDL Primer -Classic books written by foreigners verilog two the A Verilog HDL Primer<书荣> 在 2024-10-14 上传 | 大小：3126272 | 下载：1
[VHDL编程] test_sdram
说明：对SDRAM进行读写，工程内部分为PLL以及复位处理模块、写SDRAM逻辑模块、读SDRAM逻辑模块、SDRAM读写封装模块、读写缓存FIFO模块、串口发生模块等。工程基于altera的Quartus II 10.1进行设计，使用更高版本的软件均可。-SDRAM read and write for the project is divided into the internal PLL and reset processing mod<> 在 2024-10-14 上传 | 大小：3128320 | 下载：0
[VHDL编程] cf_fft_latest.tar
说明：This a code for FFT in VHDL, Verilog & C Source: OpenCores.org-This is a code for FFT in VHDL, Verilog & C Source: OpenCores.org<Kiran> 在 2024-10-14 上传 | 大小：3125248 | 下载：0
[VHDL编程] cf_fft_latest.tar
说明：FFT eficient, This code implements FFT for any application<andres calderon> 在 2024-10-14 上传 | 大小：3125248 | 下载：0
[VHDL编程] 03_key_detect_1
说明：键盘抖动的Verilog实现，设计的方法主要是由“电平检查模块”和“10ms延迟模块”组合合成。-Keyboard shaking Verilog implementation, the method of design is mainly by level examination module and 10 ms delay module combinatorial synthesis.<杨军利> 在 2024-10-14 上传 | 大小：3126272 | 下载：0