[VHDL编程] ALU

说明：这个是我的数字电路设计报告，利用了vhdl语言制作了一个n位的可配置alu器件，实现了一些基本的功能，附有完整的报告及代码，我没有对我的信息进行删除，是希望大家能够诚实的利用这个代码，提高自身本领。-This is my digital circuit design report, using the vhdl language produced an n-bit alu device can be configured to achi
<de de> 在 2025-01-27 上传 | 大小：1.15mb | 下载：0

[VHDL编程] led_control

说明：本实验箱采用的液晶显示屏内置的控制器为SED1520，点阵为122×32，需要两片SED1520组成，由E1，E2分别选通，以控制显示屏的左右两半屏。图形液晶显示模块有两种连接方式，一种为直接访问方式，一种为间接访问方式。本实验采用直接控制方式。 直接控制方式就是将液晶显示模块的接口作为存储器或I/O设备直接挂在计算机总线上。计算机通过地址译码器控制E1和E2的选通；读/写操作信号R/W有地址线A1 控制，命令/数据寄存器选择
<yangxiao> 在 2025-01-27 上传 | 大小：1.15mb | 下载：0

[VHDL编程] FFT

说明：FFT的FPGA实现，使用verilog实现-FFT FPGA
<libing> 在 2025-01-27 上传 | 大小：1.15mb | 下载：0

[VHDL编程] AudioVideoConfig

说明：实现音频和视频器件的配置。器件使用的使Altera FPGA，配置方式使用乐I2C接口。-The configuration of audio and video devices. The device used in Altera FPGAs, configured to use the music I2C interface.
<qiumh> 在 2025-01-27 上传 | 大小：1.15mb | 下载：0

[VHDL编程] uart

说明：串口通信时初学FPGA者必须要掌握的基础知识，这里给出了UART通信的VHDL代码，以及仿真测试文件。-A serial port communication beginner to must master the basic knowledge of FPGA, UART communication VHDL code is given here, and the simulation test files
<lirui> 在 2025-01-27 上传 | 大小：1.15mb | 下载：0

[VHDL编程] FM_T

说明：一个简单的FM调制模块，FM发射，用Verilog编写，基于Xilinx SPARTAN6 XC6LX9开发-A simple FM modulation modules for FM transmitter, using Verilog prepared, based on XILINX SPARTAN6 XC6LX9 Development
<郭永峰> 在 2025-01-27 上传 | 大小：1.15mb | 下载：0

[VHDL编程] temp

说明：基于FPGA的一个温度传感系统 用verilog语言编写 基于basys2开发板-FPGA verilog basys2
<赵安江> 在 2025-01-27 上传 | 大小：1.15mb | 下载：0

[VHDL编程] fifo

说明：使用Verilog实现异步fifo的功能-Use Verilog implementation of asynchronous fifo functionality
<Amy_nmw> 在 2025-01-27 上传 | 大小：1.15mb | 下载：0

[VHDL编程] NoSocAdau1761_zyz

说明：在Zedboard上测试Adau1761录放音 郑郁正 1. 这个项目来自网上：Zedboard_d base_project。 2. 项目不是vivado工程，而是ise工程。 3. 项目的功能是将PC机播放的声音从Zedboard的Line In声音口输入，从耳机口输出。 4. 不支持话筒输入，也就是Micphone不起作用。 5. 不支持LineOut喇叭口输出。 6. 输出音量可以通过sw0、s
<郑郁正> 在 2025-01-27 上传 | 大小：1.15mb | 下载：0

[VHDL编程] Traffic-Light-Controller

说明：Traffic Lights controller in 5 state
<tattam> 在 2025-01-27 上传 | 大小：1.15mb | 下载：0

[VHDL编程] encode_cell

说明：ISE14.7平台，实现verilog的8b10b编解码。(verilog in ise for 8b10b decode and incode)
<落叶无情1992 > 在 2025-01-27 上传 | 大小：1.15mb | 下载：0

[VHDL编程] my_sdram_mdl

说明：此功能为altera fpga 的sdram 控制器，串口接收与发送(This feature altera fpga sdram controller, serial port to receive and send)
<flyhouse112 > 在 2025-01-27 上传 | 大小：1.15mb | 下载：0