[VHDL编程] 1602的FPGA控制

说明：利用Altera的FPGA控制1602的模块
<qiuwangsha> 在 2010-11-09 上传 | 大小：780.82kb | 下载：0

[VHDL编程] 16_FIR

说明：16阶FIR滤波器--本设计用VERILOG HDL语言串行DA算法实现16阶有限频率响应滤波器！-16-order FIR filter- this design language VERILOG HDL serial DA algorithm limited frequency response of 16-order filter!
<yuming > 在 2025-02-04 上传 | 大小：781kb | 下载：1

[VHDL编程] 8537553516_FIR

说明：滤波器设计最好的例子，采用并行输入方式，具有速度快、滤波能力强的特点。希望通过上传得到大家的认可和评价。-The best example of filter design, parallel input mode, high speed, filter characteristics and strong. We hope the recognition received by uploading and evaluation.
<陈超> 在 2025-02-04 上传 | 大小：781kb | 下载：0

[VHDL编程] AnEfficientDouble-FilterHardwareArchitectureforH.2

说明：在此提出了一種新穎的硬體結構 實時執行的自適應去塊效應 過濾過程中指定的H.264/AVC視頻編碼 標準。-In this paper,a novel hardware architecture for real-time implementation of the adaptive deblocking filtering process specified by the H.264/AVC video coding
<張哲銘> 在 2025-02-04 上传 | 大小：781kb | 下载：0

[VHDL编程] 1602

说明：主要是基于VHDL的1602液晶显示的程序-Mainly based on the 1602 LCD VHDL program
<王展> 在 2025-02-04 上传 | 大小：781kb | 下载：0

[VHDL编程] stse2

说明：Project of tests of FPGA with simulator using ISCAS
<faria> 在 2025-02-04 上传 | 大小：781kb | 下载：0

[VHDL编程] MAXPPLUS-II

说明：这是一个有关使用MAX+PLUS II原理图输入设计方法进行FPGA设计的教程，便于快速入门。-This is about using the MAX+ PLUS II schematic design methodology for FPGA design tutorials, easy Quick Start.
<王红卫> 在 2025-02-04 上传 | 大小：781kb | 下载：0

[VHDL编程] sincos

说明：用verilog实现sin和cos的计算-verilog sin cos
<周慧> 在 2025-02-04 上传 | 大小：781kb | 下载：0

[VHDL编程] timer

说明：用verilog 实现时钟的功能，并在DE2开发板上调试-Clock with verilog and debug on the DE2 board
<fisher> 在 2025-02-04 上传 | 大小：781kb | 下载：0

[VHDL编程] clock_counter

说明：数字时钟，可以调时，整点可以鸣叫，功能齐全，代码简洁。-Digital clock, you can tune the whole point of call and full-featured, simple code.
<fireflying1> 在 2025-02-04 上传 | 大小：781kb | 下载：0

[VHDL编程] m7000

说明：ALTERA MAX EPM7000 series CPLD full datasheet
<Nibelungh> 在 2025-02-04 上传 | 大小：780kb | 下载：0

[VHDL编程] labassin1

说明：assignment in verilog 3
<kgp > 在 2025-02-04 上传 | 大小：780kb | 下载：0