[VHDL编程] preseniorcode

说明：it is used to find traffic
<arunkumar> 在 2025-02-06 上传 | 大小：674kb | 下载：0

[VHDL编程] cepin

说明：本频率计具有测周、测频、测量占空比等基本功能，能自动换档-The frequency meter has a measurement weeks, measuring frequency, measuring the basic functions of duty cycle, etc., can automatic transmission
<唐光敏> 在 2025-02-06 上传 | 大小：674kb | 下载：0

[VHDL编程] ethernet_tri_mode.rel-1-0.tar

说明：ethernet mac verilog code.eth 10 100 1000mb/s
<amir> 在 2025-02-06 上传 | 大小：674kb | 下载：0

[VHDL编程] clock

说明：一个可调时间的时钟，包括分频器，时分秒显示，数码管驱动-An adjustable time clock, including the divider, when minutes and seconds display, the digital control-driven
<刘月> 在 2025-02-06 上传 | 大小：674kb | 下载：0

[VHDL编程] cpld_TFT43_lcd_src

说明：cpld上的lcd模块源代码，很有用的-cpld on the lcd module source code, very useful Dongdong
<kenshin> 在 2025-02-06 上传 | 大小：675kb | 下载：0

[VHDL编程] digital_clock

说明：verilog hdl digital clk
<hahaicome> 在 2025-02-06 上传 | 大小：675kb | 下载：0

[VHDL编程] NATW06fpga

说明：Resources in Virtex-4 FPGAs
<cary> 在 2025-02-06 上传 | 大小：675kb | 下载：0

[VHDL编程] music

说明：FPGA控制无源蜂鸣器，演奏音乐《光辉岁月》verilog编程-FPGA verilog music
<朱浩> 在 2025-02-06 上传 | 大小：675kb | 下载：0

[VHDL编程] EWB_eclock

说明：用方波信号发生器发出1HZ的稳定的方波信号作为CP信号输入 ,秒计数器满60向分计数器进位,分计数器满60向小时进位,小时计数器按“23翻0”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒。并具有可整点报时与定时闹钟的功能。 本数字钟的功能列表如下： 1）基本功能：秒、分钟、小时计时、显示及校对； 2）整点报时功能：在每小时59分50秒开始500Hz频率发声提示，整点时1000Hz发声，之后
<xr> 在 2025-02-06 上传 | 大小：675kb | 下载：0

[VHDL编程] light

说明：城市十字交叉路口红绿灯控制系统主要负责控制东西走向和南北走向的红绿灯的状态和转换顺序，关键是各个状态之间的转换和进行适当的时间延时，基于以上考虑，采用如下设计： (1)当东西走向的绿灯亮时，南北走向的红灯亮，并保持25S (2)当东西走向的绿、黄灯亮时，南北走向的红灯亮，并保持5S (3)当东西走向的红灯亮时，南北走向的绿灯亮，并保持15S (4)当东西走向的红灯亮时，南北走向的绿、黄灯亮，并保持5S (5)最后又回
<沈桑霞> 在 2025-02-06 上传 | 大小：674kb | 下载：0

[VHDL编程] code_lock

说明：本程序是基于vhdl的4位电子密码锁设计，能够预先设置、修改密码，密码输入错误、超时报警！-This procedure is based on the 4-bit vhdl electronic locks designed to pre-set, change thess paword, the password input error, timeout alarm!
<张东林> 在 2025-02-06 上传 | 大小：674kb | 下载：0

[VHDL编程] CLK_DIV_IP_packager

说明：Vivado IP packager的实例。Vivado版本2014.2，使用Verilog语言对一个分频程序打包。-Examples of Vivado IP packager. Vivado version 2014.2, using the Verilog language for a division of the program package.
<LIU-Jianlinag> 在 2025-02-06 上传 | 大小：674kb | 下载：0