[VHDL编程] PLD

说明：vhdl语言实现cpld功能，本程序包括全加器，触发器，交通灯程序，适用maxII软件调试。-include full_adder,plus,traffic
<yvonna> 在 2025-02-06 上传 | 大小：658kb | 下载：0

[VHDL编程] clock

说明：verilog HDL 编写的时钟分频器-prepared by the clock divider verilog HDL
<luoxs> 在 2025-02-06 上传 | 大小：657kb | 下载：0

[VHDL编程] 64pointFFTR2MDC

说明：该工程实现了一个64点DIF FFT，verilog编写，采用R2MDC结构，通过Modelsim功能仿真，压缩包里有rtl代码，dc脚本，输出报告。-The project implements a 64-point DIF FFT, verilog compiled by R2MDC structure, through the Modelsim functional simulation, compression bag with
<ShuChen> 在 2025-02-06 上传 | 大小：657kb | 下载：0

[VHDL编程] Projects-Suggested-for-FPGA-ASIC

说明：FPGA - ASIC file document
<pokok> 在 2025-02-06 上传 | 大小：658kb | 下载：0

[VHDL编程] I2S

说明：用verilog实现的 I2S 源码，可以直接通过Quartus运行-I2S implementation by verilog source code can be run directly through the Quartus ~ ~
<张哲> 在 2025-02-06 上传 | 大小：658kb | 下载：0

[VHDL编程] verilog

说明：八路彩灯控制系统，彩灯可以实现，从左到右顺次亮，全亮后逆次序渐灭。（2）从中间到两边对称地渐亮，全亮后仍由中间向两边逐次渐灭。（3）8路灯分两半，从左至右顺次渐亮，全亮后则全灭。-Eight lanterns control system, the lantern can be achieved, from left to right sequence bright, full brightness gradually eliminat
<chen> 在 2025-02-06 上传 | 大小：657kb | 下载：0

[VHDL编程] ComplexMult

说明：复数的乘法基于 fpga 的vhdl实现 仿真验证过 -complex-mut fpga vhdl
<孙范瑞> 在 2025-02-06 上传 | 大小：657kb | 下载：0

[VHDL编程] LCD-1602

说明：VHDL语言实现的 简单LCD1602显示程序 很有参考价值-Simple VHDL language LCD1602 display program of great reference value
<冯科磊> 在 2025-02-06 上传 | 大小：657kb | 下载：0

[VHDL编程] check_display

说明：基于FPGA的直流电机测控仪，用的是quartus，完整的项目，如果用的同一块板子，cyclone iii EP3C80F380C8,管脚都分配好了。-FPGA-based DC motor Monitor, is Quartus complete project If you are using the same board, Cyclone III EP3C80F380C8 pins are allocated.
<莫小禹> 在 2025-02-06 上传 | 大小：656kb | 下载：0

[VHDL编程] ComplexMult

说明：xilinx 复数乘法ip核调用 含测试程序 vhdl语言-xilinx ip nuclear complex multiplication vhdl language calling with test procedures
<bambod> 在 2025-02-06 上传 | 大小：656kb | 下载：0

[VHDL编程] uartfifo

说明：该实验主要实现一个串口发送器功能， 该发送器的数据是从FIFO中读取的。也就是说，只要FIFO中有数据，串口发送器就会启动，将数据发送出去。 -The main experimental realization of a serial transmitter function, which sends the data is read the FIFO. In other words, as long as there is data
<焦峰凯> 在 2025-02-06 上传 | 大小：657kb | 下载：0

[VHDL编程] soc_sram_func

说明：利用verilog编写的32位 MIPS指令集CPU，sram接口，已上板验证(The 32 bit MIPS instruction set CPU, SRAM interface written by Verilog has been verified on board.)
<DGP1997> 在 2025-02-06 上传 | 大小：656kb | 下载：0