[VHDL编程] HEX_1F

说明：本实验的功能为：每过一秒，阴极数码管从0循环演变到F-The function of this experiment as follows: with each passing second, cathodic evolution of the digital control loop from 0 to F
<谢维磊> 在 2025-02-23 上传 | 大小：429kb | 下载：0

[VHDL编程] ALU

说明：this is a 4 bit alu design-this is a 4 bit alu design
<waqas> 在 2025-02-23 上传 | 大小：429kb | 下载：0

[VHDL编程] freq

说明：应用VHDL语言设计低频数字频率计，选择测频法方案，主要是控制电路，由其产生闸门、清零和锁存等信号。-VHDL, design low frequency digital frequency meter, select the frequency method to program, mainly the control circuit, produced by the gate and the latch so clear signa
<付晓> 在 2025-02-23 上传 | 大小：429kb | 下载：0

[VHDL编程] ADPCMCodec

说明：The DVI Adaptive Differential Pulse Code Modulation (ADPCM) algorithm was first described in an IMA recommendation on audio formats and conversion practices [1]. ADPCM is a transformation that encodes 16-bit audio as 4 b
<stefanescul> 在 2025-02-23 上传 | 大小：429kb | 下载：0

[VHDL编程] caideng

说明：这个程序是用verilog语言编写的彩灯的小程序，使用状态机来实现，可以实现多种花型，有具体的程序！-This program is written in verilog small lantern, the use of state machine, you can achieve a variety of flowers, there are specific procedures!
<欢欢> 在 2025-02-23 上传 | 大小：429kb | 下载：0

[VHDL编程] VGA_char

说明：Verilog语言描述的VGA显示实验，主要目的是在屏幕上显示不同的字符，Quartus 10 中编译通过。-Verilog language descr iption of the VGA display experiment, the main purpose is to display different characters on the screen, Quartus 10 in the compile.
<老虎> 在 2025-02-23 上传 | 大小：429kb | 下载：0

[VHDL编程] good

说明：《无线通信FPGA设计》一书中例子的Matlab及verilog代码-" Wireless FPGA Design," a book example of Matlab and verilog code
<吴锦干> 在 2025-02-23 上传 | 大小：429kb | 下载：0

[VHDL编程] DE1_Default

说明：DE1开发板案例，开发板附带代码3，DE1_Default.rar-DE1 development board case, the development board with the code 3 DE1_Default.rar
<wangting> 在 2025-02-23 上传 | 大小：429kb | 下载：0

[VHDL编程] FPGA-zhengqie

说明：可以考虑利用FPGA来构成系统检测获取偏振图像的Stokes矢量，而 由Stokes矢量来计算偏振角利用FPGA实现就比较复杂，往往又利用软件来实现，这 与最初利用FPGA硬件实现偏振图像的Stokes矢量计算达到实时性要求的初衷不符， 因此有必要设计出一种利用FPGA来硬件实现actan函数的计算的方法。 -Can be considered to constitute a system test using FPGA
<李佳悦> 在 2025-02-23 上传 | 大小：429kb | 下载：0

[VHDL编程] DigLockLoop

说明：VHDL设计的数字锁相环，可供设计参考。-digtal lock phase loop。
<yinster> 在 2025-02-23 上传 | 大小：429kb | 下载：0

[VHDL编程] miaobiao

说明：本人自编的秒表，有十进制模块，六进制模块以及进位控制模块，并有电路连接图。-I am self stopwatch, a decimal module, hexadecimal and binary module control module, and a circuit with Have set.
<xun> 在 2025-02-23 上传 | 大小：429kb | 下载：0

[VHDL编程] 13

说明：串口学习小程序，有点verilong背景 就能看懂-fpga verilong
<胡金星> 在 2025-02-23 上传 | 大小：429kb | 下载：0