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[VHDL编程] songxiugai
说明:乐曲演奏电路,能演奏歌曲,同时在数码管上显示演奏的乐曲音符的数字。-Music concert circuit, can play songs at the same time in the digital tube displays the number of notes played music.<方周> 在 2025-02-25 上传 | 大小:400kb | 下载:0
[VHDL编程] crc_accelerator
说明:CRC 的Nios的软核处理,系统采用Altera Nios IP核进行CRC算法,算法运行时间比常规CRC校检节省很多。-CRC' s Nios soft-core processing, the system uses Altera Nios IP core for CRC algorithm, algorithm running time than the conventional CRC checkout save a l<lijiang> 在 2025-02-25 上传 | 大小:400kb | 下载:0
[VHDL编程] VAD_algorithm_and_FPGA_design
说明:论文,关于VAD检测与FPGA如何实现的,基于短时能量-based on short energy ,VAD detected algorithm and FPGA design<kong> 在 2025-02-25 上传 | 大小:400kb | 下载:0
[VHDL编程] simple_divider
说明:自己写的一个除法器,网上多是同一个 繁杂难看明白 自己就写了个简单的 并且很容易看懂-Write a except time-multiplier, online is a multifarious ugly understand oneself write a simple and easy to understand<阿杜> 在 2025-02-25 上传 | 大小:400kb | 下载:0
[VHDL编程] verilog_PLL
说明:verilog 写的硬件 pll 锁相环实现-verilog to pll<王亮> 在 2025-02-25 上传 | 大小:400kb | 下载:0
[VHDL编程] enhanced_seven_seg
说明:具有使能端的7段译码器,低电平有效,使能为高时有效,实现二进制代码到7段译码器的编码,使能为低时输出全部为1.-Enable end with 7-segment decoder, active low, Enable is active high and achieve binary code to seven segment decoder encoding output enable is low as a whole.<li> 在 2025-02-25 上传 | 大小:399kb | 下载:0