[VHDL编程] DDS

说明：用FPGA实现数字频率合成的源程序，ALTERA公司芯片。-A DDS program with Altera chip.
<sch> 在 2025-02-25 上传 | 大小：388kb | 下载：0

[VHDL编程] mem_ctrl

说明：老外写的通用的存储器控制核，支持SDRAM SSRAM FLASH,ROM等等 8个片选信号 支持RMW cycles最大可达9*64M Bytes的存储器容量-Written by foreigners universal memory controller core, support for SDRAM SSRAM FLASH, ROM, etc. 8 chip select signals support RMW cycles u
<lishufei> 在 2025-02-25 上传 | 大小：388kb | 下载：0

[VHDL编程] PS2KEYBOARD

说明：通过PS2键盘接口，实现简单的键盘到FPGA通信，将按键ASC码显示在LED上。-this is a design of PS2keyboard based on PS2 protocol, realizing the display of the ASC code of each key on the led.
<guocan> 在 2025-02-25 上传 | 大小：388kb | 下载：0

[VHDL编程] VGA

说明：用verilog在quartus环境下开发VGA彩色信号显示-verilog，quartus，vga
<haifeng> 在 2025-02-25 上传 | 大小：388kb | 下载：0

[VHDL编程] adder4

说明：这是一个用verilog编写的四位加法器，编程环境是xilinx ise10.1.-This is a written with the four adder verilog, programming environment is xilinx ise10.1.
<wupeixin> 在 2025-02-25 上传 | 大小：388kb | 下载：0

[VHDL编程] design_dds_based_on_verilog

说明：基于verilog hdl 的DDS设计-The DDS-based design of verilog hdl
<yangyang> 在 2025-02-25 上传 | 大小：388kb | 下载：0

[VHDL编程] VGA

说明：用FPGA控制VGA显示，所用语言为VerilogHDL。通过此文件可以对VGA控制有更深了解-FPGA-based control VGA Display
<马辛未> 在 2025-02-25 上传 | 大小：388kb | 下载：0

[VHDL编程] 08_uart

说明：verilog 实现 的串口通信。FPGA 基础教程-uart communication project
<> 在 2025-02-25 上传 | 大小：388kb | 下载：0

[VHDL编程] lcd1602

说明：用verilog语言写的关于1602液晶显示器的调试程序，芯片用的是Altera公司的，有需要的可以看看！-Written language with verilog 1602 LCD on the debugger, the chip using Altera' s, need to look at!
<zhachshen> 在 2025-02-25 上传 | 大小：388kb | 下载：0

[VHDL编程] seg7

说明：FPGA环境下，利用VHDL编程实现七段数码管的显示功能。-FPGA environment, VHDL programming seven segment LED display function.
<吴霏羽> 在 2025-02-25 上传 | 大小：388kb | 下载：0

[VHDL编程] gin1.0

说明：数字电路与逻辑设计实验。VHDL语言开发电子琴。包括数码管和点阵显示、可以自动播放。-Digital circuit and logic design experiments. VHDL development keyboard. Including digital tube and dot matrix display, can automatically play.
<亓冀> 在 2025-02-25 上传 | 大小：388kb | 下载：0

[VHDL编程] bidirection_reg

说明：移位寄存器设计 整个电路由一个主时序进程完成；在每一个时钟的上升沿，根据mode[1:0]的值进行清零、左移或右移操作，在主时序进程中由case语句完成；移位操作由for….loop语句完成8位十六进制数逐位移动。-Shift register design the entire circuit is completed by a master timing process each rising edge of the cloc
<吴胜兵> 在 2025-02-25 上传 | 大小：388kb | 下载：0