[VHDL编程] caideng-xulie

说明：数字电路与逻辑设计实验编程，有彩灯实验和序列排序实验。-Digital circuits and logic programming design experiments, and experiments with lights experiments sort sequence.
<sunnxbest> 在 2025-03-01 上传 | 大小：333kb | 下载：0

[VHDL编程] uart_rx_test

说明：基于verilog的串口uart发送端实现-Verilog-based serial uart transmitter to achieve
<许地> 在 2025-03-01 上传 | 大小：333kb | 下载：0

[VHDL编程] Xilinx-ISE-Simulator-(ISim)-VHDL-Test-Bench-Tutor

说明：Xilinx ISE Simulator (ISim) VHDL Test Bench Tutorial
<giau> 在 2025-03-01 上传 | 大小：333kb | 下载：0

[VHDL编程] cnt_for_sim

说明：采用VERILOG语言的计数器的设计，经过前仿和后仿，仿真波形正确，适用于初学者学习VERILOG语言-Using VERILOG design language of the counter, through the imitation of pre-and post-simulation, the simulation waveform is correct, for beginners to learn the language
<syai02> 在 2025-03-01 上传 | 大小：333kb | 下载：0

[VHDL编程] ChengFa_3

说明：浮点 乘法器处理方法 在一般的计算机处理方法的修改的出来的 用vhdl语言希望有用-float mix multifly
<李白> 在 2025-03-01 上传 | 大小：333kb | 下载：0

[VHDL编程] Design-used-in-traffic-lights-

说明：设计的交通灯应用在两条主干道的汇合点形成十字交叉路口，为确保车辆安全，迅速地通行，在交叉道口的每个入口设置了红，绿，黄三色信号灯。红灯亮禁止通行，绿灯亮允许通行，黄灯亮则警告行驶中的车辆，并让它们有时间停靠到禁行线之外。--Design used in traffic lights the confluence of two main roads cross the intersection form, in order to ensu
<王栎宁> 在 2025-03-01 上传 | 大小：333kb | 下载：0

[VHDL编程] ps2verilog

说明：基于FPGA开发环境下的PS2实现入门源代码-Getting Started with source code based FPGA development environment under the PS2
<李民> 在 2025-03-01 上传 | 大小：333kb | 下载：0

[VHDL编程] fsm

说明：检测连续3个1的状态机的VHDL代码，输入11111则输出00111，ISE可以编译仿真，运行-Detecting consecutive three one state machine VHDL code, enter 11111 Output 00111, ISE can compile simulation run
<林恩> 在 2025-03-01 上传 | 大小：333kb | 下载：0

[VHDL编程] DIFF

说明：基于FPGA的DIFF详细设计方案（附带详细设计方案及代码）-FPGA-based DIFF detailed design (with the detailed design and code)
<李丽> 在 2025-03-01 上传 | 大小：333kb | 下载：0

[VHDL编程] 03_led_water

说明：用Verilog HDL语言编写流水灯八种颜色依次显示-Use Verilog HDL language running water light eight kinds of color display in turn
<张文瑞> 在 2025-03-01 上传 | 大小：333kb | 下载：0

[VHDL编程] labmic_soc

说明：SoC and FPGA desgin
<T> 在 2025-03-01 上传 | 大小：333kb | 下载：0

[VHDL编程] OWIRE

说明：OWIRE verilog代码，实现了单总线上的通信传输的HDL顶层，子模块设计和testbench内容-The code of 1wire bus
<陆伟> 在 2025-03-01 上传 | 大小：333kb | 下载：0