[VHDL编程] VHDL代码

说明：
<chenxueyi8815> 在 2008-12-09 上传 | 大小：322.15kb | 下载：2

[VHDL编程] ethernet__verilog

说明：fpga模拟以太网物理层的源代码，用verilog硬件描述语言开发。-FPGA simulation of the Ethernet physical layer of the source code, using Verilog hardware descr iption language development.
<王贤> 在 2025-03-02 上传 | 大小：323kb | 下载：0

[VHDL编程] verilog

说明：《数字信号处理的FPGA实现》（第二版）光盘verilog代码-" The FPGA digital signal processing to achieve" (second edition) CD-ROM code verilog
<王昊> 在 2025-03-02 上传 | 大小：323kb | 下载：0

[VHDL编程] lab1

说明：lab1 report, with code -lab1 report, with codelab1 report, with code
<rui@rui.com> 在 2025-03-02 上传 | 大小：323kb | 下载：0

[VHDL编程] addDisplay

说明：四人抢答器，用quartus编译过的，vhdl语言，说明详细，欢迎各位下载，-add display led
<吴小平> 在 2025-03-02 上传 | 大小：323kb | 下载：0

[VHDL编程] UART_TX

说明：串口通行驱动，波特率自行更改，可以升级为自动使用于不同的接口-Serial port access driver, change the baud rate on their own, you can upgrade automatically use in different interfaces
<李银亮> 在 2025-03-02 上传 | 大小：323kb | 下载：0

[VHDL编程] VHDLscounter

说明：通过VHDL自行设计的一个秒表共有4个输出显示，分别为、十分之一秒、秒、十秒、分，所以共有4个计数器与之相对应（3个十进制计数器，一个6进制计数器用来对十秒进行计数），整个秒表还需有一个复位信号和一个精确的10HZ时钟信号。-Of a self-designed by VHDL stopwatch showed a total of four outputs, namely, one-tenth of seconds, seconds,
<zhangmin> 在 2025-03-02 上传 | 大小：323kb | 下载：0

[VHDL编程] DF2C8_04_BEEP

说明：verilog实现蜂鸣器自动演奏一首乐曲，同时数码管显示当前演奏的简谱音符 符号。-verilog achieve buzzer automatically play a piece of music, and digital display notes the current performance of the musical notation symbols.
<qiutian> 在 2025-03-02 上传 | 大小：323kb | 下载：0

[VHDL编程] VHDL_statemachine

说明：MOORE 和MEALY模型的状态机，用VHDL语言描述，本章讲述状态机实现的原理以及方法，希望对大家有用，同时有练习题和思考题-MOORE and MEALY model state machine, using VHDL language descr iption of the state machine implementation of this chapter describes the principle and metho
<heguo> 在 2025-03-02 上传 | 大小：323kb | 下载：0

[VHDL编程] cpilegame

说明：cpilegame - cpilegame by varilog
<dongguk> 在 2025-03-02 上传 | 大小：323kb | 下载：0

[VHDL编程] HDB3

说明：针对数字基带传输系统中HDB3信号的特点，采用基于FPGA的Verilog HDL语言，实现HDB3数字基带信号的编码器设计,共有插V、插B、单双极性变换模块，最终能在FPGA实现。-For digital baseband transmission system HDB3 signal characteristics, based on FPGA Verilog HDL language, designed to achieve HD
<丁一> 在 2025-03-02 上传 | 大小：322kb | 下载：0

[VHDL编程] KEY-shuzizhong

说明：设计按键的挪位，和时钟通过按键进行加减以及复位(Design key position and clock add and subtract and reset)
<布丁猫 > 在 2025-03-02 上传 | 大小：322kb | 下载：0