[VHDL编程] ModelSim-Altera61g_CRACK

说明：modelsim 6.2破解,对于ALTERA 器件-MODELSIM 6.2 CRAK FOR ALTORAL CHIP
<wangfei> 在 2025-03-05 上传 | 大小：301kb | 下载：0

[VHDL编程] 6_VHDL-application-design

说明：VDHL应用实例，包括组合逻辑电路设计，时序逻辑电路设计，存储器设计，状态机设计 -VDHL application design samples, including combined logic design, timing logic design, memory design, and status machine design
<demo xie> 在 2025-03-05 上传 | 大小：301kb | 下载：0

[VHDL编程] uartverilog

说明：串口收发程序verilog版本，适用于ALTERA的CPLD-Serial transceiver Verilog version, applicable in ALTERA CPLD
<刘茜> 在 2025-03-05 上传 | 大小：301kb | 下载：0

[VHDL编程] adder

说明：This the program for addition in verilog-This is the program for addition in verilog
<chella> 在 2025-03-05 上传 | 大小：301kb | 下载：0

[VHDL编程] rom_coe

说明：这是一个用verilog编写的用rom核控制led显示的左移右移，并有按键控制-This is written in verilog rom nuclear control led left shift right shift, and key control
<Li> 在 2025-03-05 上传 | 大小：301kb | 下载：0

[VHDL编程] edg_test_design

说明：边沿检测电路的程序，对于学习FPGA的语言非常重要，采用verilog语言编写。-Edge detection circuit program is very important for language learning FPGA using Verilog language.
<zhaorongjian> 在 2025-03-05 上传 | 大小：301kb | 下载：0

[VHDL编程] mskmsk

说明：最小移频键控(MSK）是移频键控(FSK）的一种改进型，是一种在无线移动通信中很有吸引力的数字调制方式。-Minimum Shift Keying (MSK) is an improved frequency shift keying (FSK) is a digital modulation scheme in a wireless mobile communication very attractive.
<杨俊明> 在 2025-03-05 上传 | 大小：301kb | 下载：0

[VHDL编程] jiancedianlu

说明：功能是检测出串行输入数据Sin中的4位二进制序列0101（自左至右输入），当检测到该序列时，输出Out=1；没有检测到该序列时，输出Out=0。-Function is to detect the serial input data Sin the 4-bit binary sequence 0101 (from left to right input), when the sequence is detected, the outpu
<wancaihong> 在 2025-03-05 上传 | 大小：301kb | 下载：0

[VHDL编程] bitcounter

说明：one bit up counter using VHDL code -one bit up counter using VHDL code
<thapaji> 在 2025-03-05 上传 | 大小：301kb | 下载：0

[VHDL编程] 14_buzzer_test

说明：基于FPGA的蜂鸣器代码，很好的学习资料，大家都来学一学-butter test
<zhouhaimin> 在 2025-03-05 上传 | 大小：301kb | 下载：0

[VHDL编程] 20161203_ii

说明：MD5认证部分的第四轮中包含I函数的一次操作的FPGA实现源代码，采用Verilog，在Quartus II上综合-The fourth round MD5 authentication section contains FPGA one operation I Functions of the source code, using Verilog, synthesis in Quartus II
<柳广兴> 在 2025-03-05 上传 | 大小：301kb | 下载：0

[VHDL编程] ZYH

说明：(7,4)汉明译码、串口接收和数码管显示综合实验。在该实验中，要求能够利用计算机的串口发送汉明码字（可以是没有错误的汉明码字，也可以是有一个比特错误的汉明码字）；然后利用FPGA进行串口数据接收；接收后进行(7,4)汉明译码，并将译码后的结果送给七段数码管进行显示。要求使用4个七段数码管，其中2个数码管用于显示从串口接收到的数据，另一个数码管用于显示汉明译码后的正确信息比特，最后一个数码管用于指示出错比特的位置。-(7,4) Hammi
<zyhhyz> 在 2025-03-05 上传 | 大小：301kb | 下载：0