[VHDL编程] !061210[1].pdf

说明：基于FPGA的异步FIFO的软硬件实现,通过VERILOG编程实现后下载到FPGA芯片-FPGA-based hardware and software asynchronous FIFO to achieve, through the Verilog programming downloaded to the FPGA chip after
<youren> 在 2025-03-15 上传 | 大小：236kb | 下载：0

[VHDL编程] MAX_II_board_schematics

说明：
<cody> 在 2025-03-15 上传 | 大小：236kb | 下载：0

[VHDL编程] clock

说明：基于VHDL的电子时钟设计-VHDL-based design of an electronic clock
<peter> 在 2025-03-15 上传 | 大小：236kb | 下载：0

[VHDL编程] vhdl_example

说明：几个用VHDL语言编程实现的电子设计，有详细的原理介绍和源程序-VHDL language programming with some of the implementation of electronic design, has a detailed introduction of the principle and source
<chenbo> 在 2025-03-15 上传 | 大小：236kb | 下载：0

[VHDL编程] A3P030_Decoder

说明：Actel A3P030 做的解码器的源码-Actel A3p030 decoder
<宋吉波> 在 2025-03-15 上传 | 大小：236kb | 下载：0

[VHDL编程] div-8.5

说明：文件格式：VHDL语言。是自己根据具体需要编写的，并通过时序仿真完全正确。改程序是可以直接解压，然后通过Quartus II打开，编译和仿真。十分方便，好用！-File Format: VHDL language. According to the specific needs of their own prepared, and timing simulation entirely correct. Procedures can be
<zhaox> 在 2025-03-15 上传 | 大小：236kb | 下载：0

[VHDL编程] mina

说明：四位密码锁，默认密码3456，三次错误输入后上锁。-4 locks, the default password 3456, entered incorrectly three times after the lock.
<龙一> 在 2025-03-15 上传 | 大小：236kb | 下载：0

[VHDL编程] caiyang

说明： 采样计数程序，用于测量外加脉冲-Sample count procedures for measuring external pulse
<ad> 在 2025-03-15 上传 | 大小：236kb | 下载：0

[VHDL编程] UARTVHDL

说明：UART是广泛使用的串行数据通讯电路。本设计包含UART发送器、接收器和波特率发生器。设计应用EDA技术，基于FPGA/CPLD器件设计与实现UART。-UART is a widely used serial data communication circuit. The design includes UART transmitter, receiver and baud rate generator. Application of
<王志慧> 在 2025-03-15 上传 | 大小：236kb | 下载：0

[VHDL编程] StepBySteptoLearnandtoUseFPGA

说明：一个FPGA项目，用来熟悉工具，能做出一个简单的乒乓球游戏-An FPGA project, to become familiar with tools, can make a simple table tennis game
<Janee> 在 2025-03-15 上传 | 大小：236kb | 下载：0

[VHDL编程] Cordic

说明：cordic算法ip核,国外网站搞到的,可以应用于电机控制，快速数值计算，基于FPGA硬件实现-cordic ip core,just enjoy
<刘业超> 在 2025-03-15 上传 | 大小：236kb | 下载：0

[VHDL编程] VerilogHDLPWM

说明：Verilog HDL编写的PWM，已运行-PWM Verilog HDL prepared
<jessie> 在 2025-03-15 上传 | 大小：236kb | 下载：0