[VHDL编程] ARelativelySimpleRISCCPU

说明：A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真，并可以用synplify进行综合。-A Relatively Simple RISC CPU design source with detailed documentation. ModelSim simulation can be carried out, and they can Synplify synthesis.
<hulin> 在 2025-03-18 上传 | 大小：219kb | 下载：0

[VHDL编程] BasedonVHDLdesigndigitalfrequencyof

说明：本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。-In this paper, VHDL in the CPLD device to achieve a 8 b digital frequency meter measuring frequency system that
<xiaoju> 在 2025-03-18 上传 | 大小：219kb | 下载：0

[VHDL编程] the_design_of_the_manchesterII_coders_and_decoders

说明：基于FPGA的1553B总线编码解码器的设计-1553B Bus FPGA-based codec design
<pipi_dog> 在 2025-03-18 上传 | 大小：219kb | 下载：0

[VHDL编程] MyProject

说明：3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3，原理图源文件保存在MyProject目录中，为138decoder.gdf，另有我写的实验报告，呵呵，适合仿真入门-3-8 decoder simulation. Selected in this experiment simulation software is MAX+ Plus II Version 9.3, schematic so
<zhang> 在 2025-03-18 上传 | 大小：219kb | 下载：0

[VHDL编程] TPG_EDA_SOPC

说明：TPG_EDA_SOPC使用说明书，清华大学实验箱的使用说明．-TPG_EDA_SOPC use instructions, Tsinghua University, the use of the experimental box.
<李> 在 2025-03-18 上传 | 大小：219kb | 下载：0

[VHDL编程] subadd

说明：一个四位二进制加/减运算器。 要求：当控制端G＝0时做加运算，G＝1时做减运算。用发光二极管表示运算结果的正、负。用数码管显示运算结果：加运算时，相加之和不超过15，减运算时，结果可正可负，但都用原码表示。-Plus a four binary/by calculator. Requirements: When the control terminal G = 0 when computing increases, G = 1 wh
<张三> 在 2025-03-18 上传 | 大小：219kb | 下载：0

[VHDL编程] unit3

说明：Part 3 - Verilog Documents-Part 3- Verilog Documents
<haihoisua> 在 2025-03-18 上传 | 大小：219kb | 下载：0

[VHDL编程] irq_decoder

说明：中断优先编码器的描述，输出中断向量供CPU读取，非常好用，只要稍稍修改，就可以产生您所需要的中断向量。-Descr iption of interrupt priority encoder, the output for the CPU interrupt vector read, very easy to use, if slightly modified, it can generate interrupt vector you n
<陈永恒> 在 2025-03-18 上传 | 大小：219kb | 下载：0

[VHDL编程] shj-sd

说明：eda实验,用verilog语言完成自动售货机的功能-used as EDA experiment,verilog
<秫秸> 在 2025-03-18 上传 | 大小：219kb | 下载：0

[VHDL编程] chengfaqi

说明：VHDL24*24位无符号乘法器，采用的是18*18结构-VHDL24*24-bit unsigned multiplier, used in the structure of 18* 18
<陈晨> 在 2025-03-18 上传 | 大小：219kb | 下载：0

[VHDL编程] CMI

说明：CMI编码器的实现例程 vhdl语言实现-Implementation of CMI encoder vhdl language
<Ivan_s> 在 2025-03-18 上传 | 大小：219kb | 下载：0

[VHDL编程] liushuideng_v

说明：基于FPGA 的流水灯的实验例程， 比较基础的代码-Verilog FPGA
<尧> 在 2025-03-18 上传 | 大小：219kb | 下载：1