[VHDL编程] clockVHDL

说明：利用VHDL语言设计的数字钟,能进行正常的时、分、秒计时功能，分别由6个数码管显示24h、60min、60s-The use of VHDL language design digital clock, can be a normal hour, minute, second timing function, respectively, by 6 digital tube display 24h, 60min, 60s
<可爱> 在 2025-04-30 上传 | 大小：143kb | 下载：0

[VHDL编程] Lab1_FPGA

说明：lab1——FPGA这个文件中体统了如何如何使用verilog Hdl以及如何使其在FPGA开发板上实现-lab1- FPGA decency in this document on how to how to use the verilog Hdl and how to make it realize in FPGA development board
<陈轩辕> 在 2025-04-30 上传 | 大小：143kb | 下载：0

[VHDL编程] DE2_Default

说明：这是一个基于DE2平台的工程，适合于初学者学习DE2开发平台的很好的工程，是用Verilog语言编写的-This is a project based on the DE2 platform, suitable for beginners to learn DE2 development platform works well, is to use Verilog language
<wang> 在 2025-04-30 上传 | 大小：143kb | 下载：0

[VHDL编程] Mul

说明：VHDL乘法器 四输入 四输出的代码设计-VHDL multiplier four input four-output code design
<邵尉> 在 2025-04-30 上传 | 大小：143kb | 下载：0

[VHDL编程] watchver

说明：一个VHDL编写的时钟的程序，全部源代码打包上传-The clock to prepare a VHDL process, all source code packaged Upload
<jinyong> 在 2025-04-30 上传 | 大小：143kb | 下载：0

[VHDL编程] DE2_TV

说明：在altera公司的ED2板子上实现视频功能，这是完整的视频工程！-ED2 at altera board on the company' s implementation of video features, this is a complete video works!
<xuxuxu> 在 2025-04-30 上传 | 大小：143kb | 下载：0

[VHDL编程] divfrequency

说明：verilogHDL程序,成功实现 二分频-verilogHDL program successfully achieve divide
<张超> 在 2025-04-30 上传 | 大小：142kb | 下载：0

[VHDL编程] 07_dled

说明：用Verilog HDL语言编写数码管动态显示-Use Verilog HDL language dynamic digital tube display
<张文瑞> 在 2025-04-30 上传 | 大小：142kb | 下载：0

[VHDL编程] cnt24

说明：VHDL24秒篮球倒计时,VHDL编写，实现23到0计数。quartues ii 9.1编写的。-VHDL24 sec basketball countdown, written in VHDL, to achieve 23 to 0 count. Quartues written in II 9.1.
<Ronge> 在 2025-04-30 上传 | 大小：142kb | 下载：0

[VHDL编程] 08-1_VGA_Display_Test_640480

说明：基于quartusII开发环境的VGA视频通信程序，很好的资料，欢迎下载-Based on quartusII development environment of VGA video communication program, very good information, welcome to download
<郑传生> 在 2025-04-30 上传 | 大小：142kb | 下载：0

[VHDL编程] uart

说明：带有fifo的功能模块，具有发送模块和接收功能模块(The function module with FIFO has transmitting module and receiving function module)
<陈陈陈啊 > 在 2025-04-30 上传 | 大小：142kb | 下载：0

[VHDL编程] Miguel Dumani

说明：vga driver code in languaje vhdl
<el_guel > 在 2025-04-30 上传 | 大小：142kb | 下载：0