[VHDL编程] FIFO

说明：该FIFO应当提供用户读使能和写使能输入控制信号，并输出指示FIFO状态的非空和非满信号，FIFO的输入、输出数据使各自的数据总线：in_data和out_data。-The FIFO should be provided to enable users to read and write enable input control signal, and outputs instructions FIFO status signals
<terry> 在 2025-04-24 上传 | 大小：102kb | 下载：0

[VHDL编程] RECURSIVEALGORITHMFOREFFICIENTMAPDECODING

说明：Early termination enables powering down parts of the soft-input soft-output (SISO) equalizer and decoder thereby saving power.
<suresh> 在 2025-04-24 上传 | 大小：102kb | 下载：0

[VHDL编程] bahe_matlab

说明：本资源包括用VHDL实现拔河比赛的模拟的源文件，以及各种仿真波形及结果-The resources include tug of war with the VHDL simulation to achieve the source file, and a variety of simulated waveforms and results
<赵晓辉> 在 2025-04-24 上传 | 大小：102kb | 下载：0

[VHDL编程] 25

说明：电子钟（模式转换24/12进制，校时，校分）-Clock (24/12 hex mode conversion, school hours, school hours)
<hongtang> 在 2025-04-24 上传 | 大小：102kb | 下载：0

[VHDL编程] cdma

说明：vhdl code for flip-flop,lfsr
<sandeep> 在 2025-04-24 上传 | 大小：102kb | 下载：0

[VHDL编程] LIP1215CORE_clkdll

说明：Clock DLL Block verilog source code
<jc> 在 2025-04-24 上传 | 大小：102kb | 下载：0

[VHDL编程] fpga-jpeg-verilog

说明：fpga实现jpeg压缩，和视频采集程序-fpga jpeg
<guqiutao> 在 2025-04-24 上传 | 大小：102kb | 下载：0

[VHDL编程] decode4_7

说明：二进制译码器的一般结构图如图2.4所示，它具有n个输入端，2n个输出端和1个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为相反电平。输出信号可以是高电平有效，也可以是低电平有效。-encode
<吴思> 在 2025-04-24 上传 | 大小：102kb | 下载：0

[VHDL编程] voter7

说明：二进制译码器的一般结构图如图2.4所示，它具有n个输入端，2n个输出端和1个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为相反电平。输出信号可以是高电平有效，也可以是低电平有效。-encode
<吴思> 在 2025-04-24 上传 | 大小：102kb | 下载：0

[VHDL编程] wtut_edif

说明：Learn ISE FPGA programming
<Viktoras> 在 2025-04-24 上传 | 大小：102kb | 下载：0

[VHDL编程] D_chufaqi

说明：用Verilog语言写一个D触发器。在时钟上升沿触发和在时钟下降沿触发。-Using Verilog to make a trigger or flip-flop.
<sunying> 在 2025-04-24 上传 | 大小：102kb | 下载：0

[VHDL编程] additionneur_n

说明：adder with n bit lenght with his test code -adder with n bit lenght with his test code
<sab> 在 2025-04-24 上传 | 大小：102kb | 下载：0