[VHDL编程] turbocodes_latest.tar

说明：Turbo Codes - max lop map algorithm
<Harsha VS> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] Example-6-1

说明：1. Example-6-1\FSM\state1目录下为一段式FSM描述方法源码 2. Example-6-1\FSM\state2目录下为两段式FSM描述方法源码 3. Example-6-1\FSM\state3目录下为三段式FSM描述方法源码 4. Example-6-1\FSM\ state_default目录下为添加了default默认状态的源码 -1. Example-6-1 \ FSM \ state1
<hemy> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] Graphic

说明：spartan3 VHDL VGA信号时序控制器-spartan3 VHDL VGA Timing Specification
<Joshua JIANG> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] auto_baud.tar

说明：这是一个自动波特率FPGA实现包括源代码对于自适应串口实现有很大的帮助。-This is an automatic baud rate, including the source code for the FPGA to achieve adaptive serial port is very helpful.
<wangli> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] 10.1.1.108.917

说明：software analysis using vhdl
<Nagarjuna> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] dianzhen

说明：有LED数码管显示，是一个点阵控制系统，是个计分的数码显示键盘，可用于比赛的计分-With LED digital display, a dot matrix control system, is a digital display keyboard scoring, scoring for the game
<陈柳> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] 123

说明：交通灯控制器课程设计，是大学教程eda的一个重要的课程设计，是一个比较贴切生活的例子。-Traffic light controller curriculum design is an important university tutorial eda curriculum design is a more appropriate example of life.
<swallow> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] three_machine_study

说明：verilog 三段式状态机的写法，很好的Pdf-verilog three-state machine is written, a good Pdf
<书荣> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] DA_orginal

说明：simple example of how Distributed Arithmetic works-simple example of how Distributed Arithmetic works
<Ali> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] tarea-1.4

说明：Tarea 1.4 UPV FSD subject second carrer second cuatrimester
<altera> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] FSM

说明：关于状态机的规范编码风格，有具体的verilog，vhdl实例-On the norms of the state machine coding style, specific Verilog, VHDL instance
<charley> 在 2025-04-06 上传 | 大小：82kb | 下载：0

[VHDL编程] dintlace

说明：功能超强的视频信号隔行转逐行的滤波verilog代码，经过fpga验证。-The function of super-interlaced video signal transfer progressive filter Verilog code, after the fpga verification.
<mmmm1111111111> 在 2025-04-06 上传 | 大小：82kb | 下载：0