[VHDL编程] USB_VHDL_coding

说明：USB2.0的VHDL描述，很经典了，欢迎大家下载-USB2.0 the VHDL descr iption, very classic, and welcomes everyone to download
<张亮> 在 2025-03-18 上传 | 大小：60kb | 下载：0

[VHDL编程] CAN_IPCore

说明：CAN_IPCore CAN协议的IP核源代码 verilog 语言
<maliang> 在 2025-03-18 上传 | 大小：60kb | 下载：0

[VHDL编程] kecheng.doc00

说明：同样是用maxplus仿真的，交通灯设计　这是我门的课程结业设计．也是ＶＨＤＬ编的-The same is maxplus simulation, traffic lights This is my design courses, the design of the door. VHDL is also a series of
<李志伟> 在 2025-03-18 上传 | 大小：60kb | 下载：0

[VHDL编程] 7vhdl

说明：16 进制段位数码译码扫描显示，用VHDL编写计数器并完成计数显示-16-band digital decoding scan revealed Dan, using VHDL to prepare and complete the count of counter display
<wang> 在 2025-03-18 上传 | 大小：60kb | 下载：0

[VHDL编程] can_IPCORE

说明：CAN总线IPCORE，采用Verilog HDL语言实现。-CAN bus IPCORE, using Verilog HDL language.
<feifei> 在 2025-03-18 上传 | 大小：60kb | 下载：0

[VHDL编程] 03_strcture_3

说明：VHDL的结构2，也是和前面传的那个来源于一个老师，可以说是老师的心得哦-VHDL structure of 2, and in front of Chuan is also derived from a teacher that can be said to be the teacher s experience oh
<olive> 在 2025-03-18 上传 | 大小：60kb | 下载：0

[VHDL编程] run_watch

说明：提供一个数字秒表的EDA设计实例，内故有VHDL源代码，并有运行仿真图。-To provide a digital stopwatch the EDA design example, it is within the VHDL source code, and run the simulation of Fig.
<靳朝> 在 2025-03-18 上传 | 大小：60kb | 下载：0

[VHDL编程] GrayCode

说明：
<LEE> 在 2025-03-18 上传 | 大小：60kb | 下载：0

[VHDL编程] CAN_IP

说明：这是CAN总线控制器的IP核，源码是由Verilog HDL编写的。其硬件结构与SJA1000类似，满足CAN2.0B协议。-This is a IP core of the CAN bus controller written by the Verilog HDL. whose structure is similar with SJA1000,supporting the protocol of CAN2.0B.
<普林斯> 在 2025-03-18 上传 | 大小：60kb | 下载：1

[VHDL编程] digital_frequencycounter

说明：一个简易的数字频率计，可以对一个输入的信号频率进行测量并显示输出，适合VHDL的初学者-A simple digital frequency meter, you can enter the signal of a frequency measurement and display output, suitable for beginners VHDL
<王双> 在 2025-03-18 上传 | 大小：60kb | 下载：0

[VHDL编程] B

说明：altera usb下载线原理图和cpld程序-altera usb download cable schematics and procedures cpld
<peter> 在 2025-03-18 上传 | 大小：60kb | 下载：0

[VHDL编程] EP1C3_12_5_RSV

说明：基于ＦＰＧＡ的数字存储示波器，用ＶＨＤＬ实现的，压缩包里是Quartus工程。AD采样送进FPGA，存入SRAM后用DA在普通示波器上可以显示。-FPGA-based digital storage oscilloscope, using VHDL achieved compression is Quartus project bag. AD sample into FPGA, after SRAM into DA in ordinar
<deadtomb> 在 2025-03-18 上传 | 大小：60kb | 下载：0