[VHDL编程] FFT_matlab_hdl_code

说明：FFT 的MATLAB仿真，和Verilog硬件实现-FFT : MATLAB and Verilog simulation
<李风飞> 在 2025-03-13 上传 | 大小：47kb | 下载：0

[VHDL编程] four_bit_full_adder_with_time_analysis

说明：four bit adder with time analysis and testbench
<ahmed> 在 2025-03-13 上传 | 大小：47kb | 下载：0

[VHDL编程] method

说明：i need to refer and search for calculator verilog.hope i can find answer from it.
<Mei juan> 在 2025-03-13 上传 | 大小：47kb | 下载：0

[VHDL编程] recuart_50m

说明：本代码功能为实现接收PC发送的串口数据功能 程序通过quartusII 8.1编译，使用verilog语言编写。 可在彬杰科技*BJTECH公司基于altera epm240的开发板上验证。 （开发板网址http://item.taobao.com/auction/item_detail-0db1-69fe7069aa3ba544abf783bc4427b377.htm） 有需要的朋友可以下载参考-The code fu
<huangbin> 在 2025-03-13 上传 | 大小：47kb | 下载：0

[VHDL编程] shuzishizhong

说明：用verilog语言写的数字时钟程序 芯片是EP2C8Q208C8-Verilog language used to write the digital clock program chip EP2C8Q208C8
<王鹏> 在 2025-03-13 上传 | 大小：47kb | 下载：0

[VHDL编程] seg7

说明：基于VHDL语言的七段数码管显示解决方案，可以作为参考-VHDL language based on seven-segment LED display solution that can serve as a reference
<韩向超> 在 2025-03-13 上传 | 大小：47kb | 下载：0

[VHDL编程] Karnaugh_Maps

说明：In the logic circuit design, we have to optimize the logic. On the one of method, it is used karnaugh map.-In the logic circuit design, we have to optimize the logic. On the one of method, it is used karnaugh map.
<male> 在 2025-03-13 上传 | 大小：47kb | 下载：0

[VHDL编程] verilogshuzishizhong

说明：数字时钟的实验，让读者了解数字时钟的原理，用vhdl实现它的方法，并学习vhdl的使用技巧-Digital clock experiments, so that readers understand the principles of digital clock using vhdl way to achieve it, and learn skills to use vhdl
<> 在 2025-03-13 上传 | 大小：47kb | 下载：0

[VHDL编程] quanjianqi

说明：本源码的作用是简单地实现一位二进制的全减-The role of the source is simply a binary realization of the full reduction
<xiao白> 在 2025-03-13 上传 | 大小：47kb | 下载：0

[VHDL编程] sram2lcd

说明：sram、lcd驱动；将彩条数据写入SRAM，然后反复读出数据显式在tft_lcd上-sram, lcd driver the color of the data is written to SRAM, and then read data explicitly repeated on the tft_lcd
<huang> 在 2025-03-13 上传 | 大小：47kb | 下载：0

[VHDL编程] AMI_HDB3

说明：VHDL实现AMI码和HDB3码之间的相互转换，编译环境为Quartus II 6.1-HDB3 AMI code and VHDL code to achieve conversion between, the build environment for the Quartus II 6.1
<冯进伟> 在 2025-03-13 上传 | 大小：47kb | 下载：0

[VHDL编程] LIP1759CORE_audio_dsp32_decoder

说明：Audio DSP32 Decoder Verilog Module
<jc> 在 2025-03-13 上传 | 大小：47kb | 下载：0