[VHDL编程] pn_code

说明：系数为4的扰码生成器，并每四位扰码产生一个触发串并转换的触发信号，可用于4b/5b编码的触发信号。verilog程序，带test程序-coefficient of the four scrambler generator, and every four scrambler have triggered a string conversion and the trigger signal can be used to trigger 4b
<高广鹤> 在 2025-03-10 上传 | 大小：35kb | 下载：0

[VHDL编程] USB枚举

说明：ALTERA　NIOS处理器实验，编程环境是QUARTUS，在NIOS SHELL下编译实现功能。实验USB接口-Altera NIOS processor experiments, programming environment is QUARTUS in NIOS SHELL compiler functionality. Experimental USB interface
<xf> 在 2025-03-10 上传 | 大小：35kb | 下载：0

[VHDL编程] LCD显示实验

说明：ALTERA NIOS处理器，用VHDL在QUARTUS下编写，用NIOS SHELL调试通过，实验LCD液晶显示-Altera NIOS processor, using VHDL in QUARTUS prepared with NIOS SHELL debug through experimental LCD
<xf> 在 2025-03-10 上传 | 大小：35kb | 下载：0

[VHDL编程] ZBT SRAM控制器参考设计_verilog_xilinx

说明：ZBT SRAM控制器参考设计，xilinx提供，（ZBT SRAM是一种高速同步SRAM）-ZBT SRAM controller reference design for Xilinx (ZBT SRAM, a high-speed synchronous SRAM)
<陈旭> 在 2025-03-10 上传 | 大小：35kb | 下载：0

[VHDL编程] select7

说明：VHDL七人表决器免费为大家服务-VHDL seven people to vote for you for free!
<man> 在 2025-03-10 上传 | 大小：35kb | 下载：0

[VHDL编程] clk_div

说明：vhdl语言描述分频器，实现2、4、8、16……分频，经过实践-descr iption language VHDL divider, 2,4,8,16 ... ... realize frequency, through the practice of
<digua> 在 2025-03-10 上传 | 大小：35kb | 下载：0

[VHDL编程] mp3_decoder

说明：mp3VHDL语言程式，这是一个关于mp3 播放的程序的程序，是我从同学那里拷过来的，试了一下-mp3VHDL language program, this is a mp3 player on the procedure that I copy over from the students there, and try a bit
<丁过州> 在 2025-03-10 上传 | 大小：35kb | 下载：1

[VHDL编程] gal

说明：用于编可编辑芯片用,如gal16v18芯片等,有几个文件, 内有说明等!-Series can be used to edit the chips used, such as chips gal16v18, there are several documents, there are descr iptions!
<mabaohua> 在 2025-03-10 上传 | 大小：35kb | 下载：0

[VHDL编程] TurnLamp

说明：汽车尾灯设计，通过检测不同开关的闭合情况来决定尾灯的闪烁情况-Automobile taillight design, by detecting the closed situation of the different switches to determine the flickering taillights
<040842> 在 2025-03-10 上传 | 大小：35kb | 下载：0

[VHDL编程] full_adder3

说明：三位全加器的源代码，和测试代码，用Verilog HDL实现的！-The three full adder of the source code, and test code, using Verilog HDL to achieve!
<陈吉成> 在 2025-03-10 上传 | 大小：35kb | 下载：0

[VHDL编程] Random_Number_generator

说明：此代码用于产生系统设计仿真阶段需要的仿真数据，运行的结果是一系列随机数。编译后可生成数据产生模块，在其他工程中之间调用之作为数据输入即可，对vhdl涉及仿真有一定的帮助-This code is used for creating a system design simulation stage of simulation data, the results of running a series of random numbers.
<王弋妹> 在 2025-03-10 上传 | 大小：35kb | 下载：0

[VHDL编程] Counter up and down

说明：vhdl code + testbench of up and down counter based on t-trigger
<w3bpunk> 在 2024-10-03 上传 | 大小：34.16kb | 下载：0