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文件名称:full_adder3

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [WORD]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 35kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 陈**
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
下载
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如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

三位全加器的源代码，和测试代码，用Verilog HDL实现的！-The three full adder of the source code, and test code, using Verilog HDL to achieve!
相关搜索： verilog
hdl
全加器

(系统自动生成,下载前可以参看下载内容)

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full_adder3.doc

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