[VHDL编程] verilog

说明：经典verilog实例，将近130多个。包含大部分设计基础实例，有益于初学者学习。-Classic example of verilog, nearly more than 130. Contains examples of most of the design basis, the benefit of beginners learning.
<liuchao> 在 2025-03-01 上传 | 大小：20kb | 下载：0

[VHDL编程] My_video

说明：其于FPGA视频方面的项目文件.. 如果用FPGA做视频方面的项目,绝对有很大帮助...程序容易读懂.-Its projects in the areas of FPGA video file .. If you use FPGA to do video projects, absolutely great help ..
<jacklee> 在 2025-03-01 上传 | 大小：20kb | 下载：0

[VHDL编程] CRC_16

说明：crc16的串行和并行写法，而且有详细的测试文件-Serial and parallel crc16 written, and detailed test documents
<Jammy> 在 2025-03-01 上传 | 大小：20kb | 下载：0

[VHDL编程] VHDL_i2cs_CPLD

说明：占用寄存器超少的,I2C从模式的代码的VHDL源代码,很有用哦!-Occupation register ultra-small, I2C slave mode code VHDL source code, useful Oh!
<zyxml> 在 2025-03-01 上传 | 大小：20kb | 下载：0

[VHDL编程] Xilinx_TMR_XVRWARE_Library

说明：XVRWARE Library Xilinx Inc. The XVRWARE Synthesis library provides macros and synthesis examples for constructing TMR circuits in VHDL for the Virtex architecture
<楚南蛮> 在 2025-03-01 上传 | 大小：20kb | 下载：1

[VHDL编程] my_sram

说明：在sopc builder 中填加SDRAM(IS61LV25616AL),能够直接被系统识别。-Sopc builder filled in Canada in the SDRAM (IS61LV25616AL), the system can be directly identified.
<desd> 在 2025-03-01 上传 | 大小：20kb | 下载：0

[VHDL编程] DES

说明：This is verilog source code for DES(Data Encryption standard) which is used in network security.
<Krupesh> 在 2025-03-01 上传 | 大小：20kb | 下载：0

[VHDL编程] fgasd

说明：day la chuong trinh su dung mcu AVR
<Phan Minh Tan> 在 2025-03-01 上传 | 大小：20kb | 下载：0

[VHDL编程] fft2

说明：512点8位基2fft程序。基于 vhdl/verilog。已仿真布线通过。-512 points, eight base 2fft program. Based on vhdl/verilog. Simulation layout has been adopted.
<包鼎华> 在 2025-03-01 上传 | 大小：20kb | 下载：1

[VHDL编程] synth_fft.tar

说明：this syntesizable fft 16 point code
<murali> 在 2025-03-01 上传 | 大小：20kb | 下载：0

[VHDL编程] vhdl

说明：基于FPGA的I2C总线模拟，采用verilog HDL语言编写-I2C-bus FPGA-based simulation using verilog HDL language
<kim> 在 2025-03-01 上传 | 大小：20kb | 下载：0

[VHDL编程] wtut_edif

说明：Xilinx clock. DIGITAL CLOCK for Spartan-3 Starter Board. This design shows how to generate a digital clock and display the output to the multiplexed 7- segment display in VHDL.
<shad> 在 2025-03-01 上传 | 大小：20kb | 下载：0