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[VHDL编程] Feedback-control-module-VHDL-code
说明:此为基于FPGA的直流伺服系统的设计,具体为反馈控制模块的VHDL代码-This is the dc servo system based on FPGA design, specific for feedback control module VHDL code<黄平> 在 2025-02-23 上传 | 大小:9kb | 下载:0
[VHDL编程] Process-control-module-VHDL-code
说明:此为基于FPGA的直流伺服系统的设计,具体为过程控制模块VHDL代码-This is the dc servo system based on FPGA design, specific for process control module VHDL code<黄平> 在 2025-02-23 上传 | 大小:9kb | 下载:0
[VHDL编程] PWM-waves-generated-module-VHDL-code
说明:此为基于FPGA的直流伺服系统的设计,具体为PWM波生成模块的VHDL代码-This is the dc servo system based on FPGA design, specific for PWM waves generated module VHDL code<黄平> 在 2025-02-23 上传 | 大小:9kb | 下载:0
[VHDL编程] verilog___UART
说明:Verilog 编写的串口通信模块 带测试代码-Verilog prepared by the serial communication module with a test code<wuming> 在 2025-02-23 上传 | 大小:9kb | 下载:0
[VHDL编程] 8_RISC_CPU
说明:risc-cpu,简单的cpu设计,强大的功能简洁的设计,精简化-verilog risc_cpu<王侠> 在 2025-02-23 上传 | 大小:9kb | 下载:0
[VHDL编程] urunn_length_s
说明:<p>用verilog 开发应用于图像压缩编码中使用行程长度编码(run lengthencoding,RLE)对交流系数(Aa)进行编码。</p> -<p> With verilog development for image compression using run length encoding (run lengthencoding, RLE) coding to encode the<举例> 在 2025-02-23 上传 | 大小:9kb | 下载:0
[VHDL编程] altera-uart
说明:ALTERA UART sopc 软核的VHDL描述-ALTERA UART VHDL DESCRIBE<pengli> 在 2025-02-23 上传 | 大小:9kb | 下载:0