[VHDL编程] fifo_VHDL

说明：FIFO的源代码，详细描述FIFO的工作原理和过程，用VHDL编写。-FIFO of the source code, a detailed descr iption of the work of FIFO principle and process of preparation with VHDL.
<胡志敏> 在 2025-02-21 上传 | 大小：9kb | 下载：0

[VHDL编程] VHDL

说明：基于EMP 7128的数字式相位测量仪相位测量仪-EMP 7128-based digital phase-measuring instrument measuring instrument phase
<YAGIC> 在 2025-02-21 上传 | 大小：9kb | 下载：0

[VHDL编程] multiplier

说明：8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用
<chenyi> 在 2025-02-21 上传 | 大小：9kb | 下载：0

[VHDL编程] BasicRSA

说明：RSA加密算法的VHDL实现，通过实际FPGA验证。-RSA encryption algorithm of VHDL realize, through actual FPGA verification.
<张开文> 在 2025-02-21 上传 | 大小：9kb | 下载：0

[VHDL编程] add_overflow

说明：一个带overflow功能的加法器的实现，采用Matlab+Simulink-A band adder overflow function realization using Matlab+ Simulink
<QU YIFAN> 在 2025-02-21 上传 | 大小：9kb | 下载：0

[VHDL编程] add_rounding

说明：一个基于Matlab+Simulink的带Rounding功能的加法器实现-Based on Matlab+ Simulink with Rounding adder functions realize
<QU YIFAN> 在 2025-02-21 上传 | 大小：9kb | 下载：0

[VHDL编程] SDR_SDRAM_controler_verilog

说明：可以用的通用SDRAM控制器,可以用在FPGA上,是SDR类型的-Can use the generic SDRAM controller can be used in the FPGA, the SDR is the type of
<郑宏超> 在 2025-02-21 上传 | 大小：9kb | 下载：0

[VHDL编程] miniuart

说明：This is a uart source written by VHDL .widely used and compatible with Whibone.-err
<FLY> 在 2025-02-21 上传 | 大小：9kb | 下载：0

[VHDL编程] RiscCpu

说明：4位RISC指令CPU源码,需要的朋友可以看看!-4 RISC instructions CPU source, can look at the Friend in need!
<陈谦> 在 2025-02-21 上传 | 大小：9kb | 下载：0

[VHDL编程] RS(31-19-6)

说明：reed-solomon译码器。共有7个文件，分别为译码器的7个模块。-reed-solomon decoder. A total of seven papers, respectively, the decoder module 7.
<liwei> 在 2025-02-21 上传 | 大小：9kb | 下载：0

[VHDL编程] VHDL

说明：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 各种波形的线形叠加输出。 -Realize four kinds of common sine wave, triangle, sawtooth, square wave (A, B) the frequency, magnitude controllable output (
<zhanyi> 在 2025-02-21 上传 | 大小：9kb | 下载：0

[VHDL编程] scaler

说明：VHDL描述的简易图像缩小模块，将PAL制720×576的图片缩小为512×410，采用最近临域法，13.5MHz时钟下可实时处理PAL视频。-VHDL descr iption of a simple image to narrow the module, will be PAL system of 720 × 576 image reduced to 512 × 410, using the recent Pro-domain me
<wgy> 在 2025-02-21 上传 | 大小：9kb | 下载：0