[VHDL编程] Whats-New-in-CORE-Generator-and-IP

说明：ise13.1中有什么新的ip核和资源，希望用ise的朋友能好好看看。-ise13.1 What' s new in the ip nuclear and resources in the hope that friends can have a good look at ise.
<飞飞> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] lpc17xx-uart0

说明：ARM LPC17XX系列cpu通过UART0串口发送cpu采集到的数据。-ARM LPC17XX series cpu send dotas which is collected from cpu.
<冯康乐> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] I2C

说明：this source code for startup I2C module of NXP microcontrollers-this is source code for startup I2C module of NXP microcontrollers
<mj> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] FPGA--VerilogFIFO

说明：FPGA串口通信程序 基于fifo读写的串口通信程序-FPGA serial communication program is based on the serial communication program to read and write fifo
<易浩> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] EWB-sequence-11000011generator

说明：使用Electronics Workbench 5.0电子仿真软件(EWB)设计的序列信号发生器。-Using electronic simulation software Electronics Workbench 5.0 (EWB)design a sequence signal generator.
<ultimat> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] wendang

说明：这篇文档是基于vhdl语言的关于数字温度计的设计-This document is based on vhdl language design on the digital thermometer
<zizi> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] buffered-cpu-interfact.tar

说明：This is a fully synchronous (single clock domain, no asynchronous resets) UART with a FIFO buffered cpu interfact
<asfk> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] tst_saa7113h

说明：飞利浦的视频解码芯片SAA7113H的Verilog控制源代码，该源代码加入了SRAM和DSP，很值得参考-The Verilog control code of Philips video decoder chip SAA7113H , the source code combine the interface of SRAM and DSP, it is worth considering
<GC> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] saolei

说明：基于FPGA的扫雷游戏，9X9扫雷，我们的游戏包含有五个状态，分别欢迎界面，游戏胜利，简单游戏模式，自定义游戏模式，游戏失败模式。-FPGA-based minesweeper game, 9X9 mine, the game includes five of our state, respectively, the welcome screen, the game is victory, a simple game modes, cu
<吴影轩> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] 32_bit_complex_multiplier

说明：一款32位复数乘法器，用verilog写的。-32_bit complex multiplier,written in verilog HDL.
<wilson> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] 41MUX

说明：VHDL code for 4x1 Multiplexer using structural style
<00a5000> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] ahdl--sine-wave-code-with-rom-look-up-table_imp.r

说明：hi this an verilog codes-hi this is an verilog codes
<praha> 在 2025-02-14 上传 | 大小：8kb | 下载：0