[VHDL编程] statemaschine

说明：5状态状态机，1为计数器，2为锁存器，3为向上加一，4为向下减3,5为停止技术在输出为10的时候-5 state state machine, 1 counter, latch 2, 3 plus one up, 4 down to minus 3,5 to stop technology, when the output is 10
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[VHDL编程] counter

说明：不同频率的两个计数器，第一个计数器向上技术，第二个当第一个计满后向下计数-Two different frequency counter, a counter up the first technical, the second when the first after the expiration of a count down
<che> 在 2025-02-08 上传 | 大小：5kb | 下载：0

[VHDL编程] vergleiche

说明：32为比特数据比较器，讲高电平位不断右移，直到左边全为0，右边全为1-32-bit data for the comparator, high-bit been right about, until the whole left side is 0, the right of all to 1
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[VHDL编程] cop2000

说明：模型机仿真的VHDL语言描述，在xilink9.1环境中实现。-VHDL simulation model of machine language to describe, in xilink9.1 environment implementation.
<李丽> 在 2025-02-08 上传 | 大小：5kb | 下载：0

[VHDL编程] AES256-XILINX10.1

说明：用XILINX公司提供的NetFPGA板卡并结合软件Xilinx10.1进行系统设计，采用硬件描述语言Verilog实现了 AES-256加密算法。-Provided by XILINX board combined with software Xilinx10.1 NetFPGA system design, using Verilog hardware descr iption language implementation of
<yuanying> 在 2025-02-08 上传 | 大小：5kb | 下载：0

[VHDL编程] xilinx_ise_12

说明：最新xilinx_ISE-12.3 version License 扩展名.lic-xilinx_ISE-12.3 version License
<TBR> 在 2025-02-08 上传 | 大小：5kb | 下载：1

[VHDL编程] chapter5

说明：Verilog HDL的通信系統-Verilog HDL的通信系統
<吳郭魚> 在 2025-02-08 上传 | 大小：5kb | 下载：0

[VHDL编程] chapter6

说明：數位調製與解調系統設計 -數位調製與解調系統設計
<吳郭魚> 在 2025-02-08 上传 | 大小：5kb | 下载：0

[VHDL编程] RS232_to_RS485

说明：RS232_to_RS485 converter on VHDL
<alexmfivt> 在 2025-02-08 上传 | 大小：5kb | 下载：0

[VHDL编程] eeprom

说明：夏宇闻书中例子eeprom，还可以 eeprom-XIA Wen book example eeprom, you can eeprom
<tongjiajia> 在 2025-02-08 上传 | 大小：5kb | 下载：0

[VHDL编程] Multiplicador

说明：This a Generic multiplicator.-This is a Generic multiplicator.
<Felix> 在 2025-02-08 上传 | 大小：5kb | 下载：0

[VHDL编程] CORR_REG

说明：This an Generic Shift Register made in vhdl-This is an Generic Shift Register made in vhdl
<Felix> 在 2025-02-08 上传 | 大小：5kb | 下载：0