[VHDL编程] glitch_gen

说明：Verilog產生glitch generator的範例-Verilog examples generated glitch generator
<蕭鴻森> 在 2025-02-04 上传 | 大小：62kb | 下载：0

[VHDL编程] suoxianghuan

说明：这是一款计算锁相环参数的软件，附有源程序-This is a phase-locked loop parameters for the calculation software, with source code
<刘溶> 在 2025-02-04 上传 | 大小：849kb | 下载：0

[VHDL编程] state

说明：米勒解码器的状态转换模块。用verilog语言编写，ISE为开发环境-Miller decoder module of the state transition
<kinki> 在 2025-02-04 上传 | 大小：268kb | 下载：0

[VHDL编程] mips1

说明：Verilog MIPS design. I found it somewhere on Internet and it is working :-Verilog MIPS design. I found it somewhere on Internet and it is working :))))
<Asparuh Grigorov> 在 2025-02-04 上传 | 大小：18kb | 下载：0

[VHDL编程] 61EDA_D964

说明：4_4小键盘扫描+VHDL语言的，可以实现数码管显示，有译码功能-Scan 4_4 small keyboard+ VHDL language can be achieved digital display, a decoding function
<随云> 在 2025-02-04 上传 | 大小：181kb | 下载：0

[VHDL编程] johnson

说明：JOHNSON计数器，8bit,在FPGA板子上简单的实现，给大家作为练习-JOHNSON counter
<陈海> 在 2025-02-04 上传 | 大小：350kb | 下载：0

[VHDL编程] ISP1362

说明：source code for ISP 1362
<bibin> 在 2025-02-04 上传 | 大小：18kb | 下载：0

[VHDL编程] cw

说明：用ip核设计的信号发生程序，altera的 用ip核设计的信号发生程序，altera的 用ip核设计的信号发生程序，altera的 用ip核设计的信号发生程序，altera的-signal source for altera by ip coresignal source for altera by ip coresignal source for altera by ip coresignal source for altera by
<李芳> 在 2025-02-04 上传 | 大小：11.96mb | 下载：0

[VHDL编程] LAB7

说明：Verilog code to move a servo.
<ecuato> 在 2025-02-04 上传 | 大小：685kb | 下载：0

[VHDL编程] lab8_wena_Arturo

说明：vga verilog code for showing the vga pattern and diferent functions for a Spartan develp card
<ecuato> 在 2025-02-04 上传 | 大小：1.25mb | 下载：0

[VHDL编程] contador_n_bits

说明：n-bits counter vhdl with testbench. contador de nbits en vhdl con simulacion.
<emiliano> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] divisor_n_bits_sin_restauracion

说明：vhdl divisor of n-bits without restaurecion metod. divisor de nbits en vhdl sin restauracion. con testbench.
<emiliano> 在 2025-02-04 上传 | 大小：1kb | 下载：0