[VHDL编程] 6.5fenpin

说明：半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！-fen pin qi
<吕双> 在 2025-02-01 上传 | 大小：67kb | 下载：0

[VHDL编程] Microprocessor

说明：精通verilog HDL语言编程的一个不错的cpu 代码-Verilog HDL language proficiency of a good cpu code
<孟霑> 在 2025-02-01 上传 | 大小：756kb | 下载：0

[VHDL编程] counter

说明：一个用数码管自动计数的verilog程序，DE2开发板实现-An automatic digital control procedures verilog count, DE2 development board implementation
<张磊> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] adder8

说明：Vrilog HDL 八位加法器源程序-8 adder Vrilog HDL source
<liyanjun> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] mealy1

说明：mealy 状态机的独热编码源程序，接受么mealy状态机的编写规则。-mealy state machine of one-hot encoding source code, you mealy state machine to accept the preparation of the rules.
<liyanjun> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] LS138

说明：通过vhdl实现ls138硬件功能 通过vhdl实现ls138硬件功能 -the descr iption of ls138 in vhdl
<asd> 在 2025-02-01 上传 | 大小：157kb | 下载：0

[VHDL编程] moore1

说明：moore 状态机的一个简单的事例，初学者很好的地实例！-moore state machine of a simple example for beginners to very good example!
<liyanjun> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] hz

说明：万能频率器，可以修改其中的参数，可是实现任意的分频！很方便！-Universal frequency, you can modify one of the parameters, but any implementation of the sub-band! Very convenient!
<liyanjun> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDLexample

说明：here is a VHDL example
<nick> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] clk_div

说明：VHDL描述的时钟分频电路，用途广-VHDL descr iption of the clock divider circuit, uses widely ...
<zhan> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] fenpin

说明：此为EDA设计的分频器模块。可以实现三种不同的频率信号，可以通过使用者自由设置频率大小-This is the design of the divider module EDA. Can achieve three different frequency signals, users can freely set the frequency of the size of
<lj> 在 2025-02-01 上传 | 大小：204kb | 下载：0

[VHDL编程] manchester-code

说明：曼彻斯特编码技术用电压的变化表示0和1。规定在每个码元中间发生跳变。高→ 低的跳变表示0，低→ 高的跳变表示为1。每个码元中间都要发生跳变，接收端可将此变化提取出来作为同步信号，使接收端的时钟与发送设备的时钟保持一致-Manchester coding techniques that use voltage changes in 0 and 1. Provisions in the middle of each symbol hoppi
<魏伟> 在 2025-02-01 上传 | 大小：89kb | 下载：0