[VHDL编程] VHDL程序

说明：利用QuartusⅡ6.0对所设计的出租车计费器的VHDL代码进行仿真，并在FPGA数字实验系统上实现了该控制。(The Quartus II 6 is used to simulate the VHDL code of the designed taxi billing device, and the control is realized on the FPGA digital experiment system.)
<我的期待啊 > 在 2024-10-07 上传 | 大小：18432 | 下载：0

[VHDL编程] ISCAS`89基准电路下载（包括Verilog和VHDL格式）

说明：SCAS `89 基准电路下载，包括Verilog和VHDL格式。verilog格式30个文件：包括S1238、S13207等;(SCAS `89 benchmark circuit downloads, including Verilog and VHDL formats. Verilog format 30 files: including S1238, S13207 and so on;)
<tttii > 在 2024-10-07 上传 | 大小：2580480 | 下载：0

[VHDL编程] 消抖模块源代码

说明：对fpga中的按键，防摔等部分进行消除抖动(To eliminate the jitter of the key in the FPGA, the fall prevention and other parts)
<tttii > 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] i2c_verilog

说明：i2c master controller
<aydinmustafa09 > 在 2024-10-07 上传 | 大小：93184 | 下载：0

[VHDL编程] PHY_forPCIE

说明：PHY相关的用法，主要用于PCIE结构下的说明(PHY Interface for the PCI ExpressTM Architecture)
<eddiehebin2017 > 在 2024-10-07 上传 | 大小：214016 | 下载：0

[VHDL编程] counter10

说明：vhdl编写的十进制计数器，名字叫count10，已配好引脚(VHDL's decimal counter, named count10, has been matched with a pin)
<li 234 > 在 2024-10-07 上传 | 大小：1422336 | 下载：0

[VHDL编程] led

说明：使用quartusII实现verilog的流水灯编程(Use quartusII to implement verilog - flow lamp programming)
<zhouzhiyuan > 在 2024-10-07 上传 | 大小：1328128 | 下载：0

[VHDL编程] ezidebug-code

说明：Ezidebug 支持Xilinx，chipscope 寄存器链插入、数据采集和导出、重建testbench和软件仿真验证(Ezidebug supports Xilinx, chipscope register chain insertion, data acquisition and export, reconstruction of testbench and software simulation verification)
<vickbupt > 在 2024-10-07 上传 | 大小：339968 | 下载：0

[VHDL编程] PCM

说明：verilog的pcm实现，程序书写规范，值得学习。(The PCM implementation of Verilog, the specification of program writing, is worth learning.)
<wanna丶 > 在 2024-10-07 上传 | 大小：5366784 | 下载：0

[VHDL编程] verilog串口通信程序

说明：串口通信程序，用于fpga的串口收发，并讲解了串口通信原理。(Serial communication program is used to receive and transmit the serial port of FPGA, and the principle of serial communication is explained.)
<yanyan5927 > 在 2024-10-07 上传 | 大小：104448 | 下载：0

[VHDL编程] urat接收程序

说明：uart串口接收程序，实现基于Rs232传输线的数据的接收。(UART serial receiving program to realize data receiving based on Rs232 transmission line.)
<Thealeh > 在 2024-10-07 上传 | 大小：3008512 | 下载：0

[VHDL编程] fifo

说明：每一个时钟（clk_100m）上升沿，判断写请求信号是否为高电平，如果为高电平，那么就将数据线上的数据写入FIFO，然后在下一个时钟上升沿，wrf_use增加1，表示FIFO队列里的数据增加了一个。 细心的朋友可能会发现，其实在这一过程中，读请求信号一直为高电平，仔细分析这两张图片，大概可以得出如下判断： 在每个读时钟的上升沿，首先判断读请求信号是否为高电平，若为高电平，再判断FIFO是否为空，如果不为空，那么在下一个read_cl
<及个 > 在 2024-10-07 上传 | 大小：47104 | 下载：0