[VHDL编程] plj

说明：时钟分频器原理与实现，计数跳变的频率和加减模式可实时变化，通过Nano实验板上的LCD显示器显示。计数频率、加减选择和初始化操作通过板上的拨动开关和Reset按钮实现。-Principle and Implementation clock divider, counting and addition and subtraction frequency hopping mode changes in real time, through
<范鹏> 在 2024-11-19 上传 | 大小：799kb | 下载：0

[VHDL编程] qiangdaqi

说明：基本功能： 1. 八路抢答器，同时供8个选手参赛，编号分别为1到8。每位选手用一个答题按钮和LED灯，选手按下时其灯亮。 2. 给主持人一个控制开关，实现系统的复位、抢答开始和分数清零。 3. 具有数据锁存和显示功能。抢答开始后，如果有选手按下了抢答按钮，其编号立即锁存并显示在LCD液晶显示屏上。此外，禁止其他选手再次抢答。选手的编号一直会保存，直到主持人清除。 -Basic features: 1. Eight Res
<范鹏> 在 2024-11-19 上传 | 大小：812kb | 下载：0

[VHDL编程] DE2_LED_sm

说明：驱动DE2—70开发板上数码管，并设计了一个时钟计数器，时钟计数时，分，秒。-DE2 70 development board driver digital tube, and designed a clock counter, clock count, minutes, seconds.
<李桐> 在 2024-11-19 上传 | 大小：841kb | 下载：0

[VHDL编程] CY7C68013andFPGAinterface

说明：CY7C68013与FPGA接口的Verilog HDL实现-Verilog HDL CY7C68013 and FPGA implementation of the interface
<孙超> 在 2024-11-19 上传 | 大小：172kb | 下载：0

[VHDL编程] timer.tar

说明：this a 32-bit general purpose timer.-one time mode continue mode
<liangfengbo> 在 2024-11-19 上传 | 大小：3kb | 下载：0

[VHDL编程] filter

说明：滤波器源码，实验室搭电路的必备源码，很好用-Filter source code, circuit lab take the necessary source code, very easy to use
<田飞龙> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] filter_tb

说明：滤波器测试代码实验室搭电路的必备源码，很好用-Laboratory test code circuit filter take the necessary source code, very easy to use
<田飞龙> 在 2024-11-19 上传 | 大小：29kb | 下载：0

[VHDL编程] module-mf

说明：verilog Implementation of Mean filter to implement in FPGA
<chaitu> 在 2024-11-19 上传 | 大小：13kb | 下载：0

[VHDL编程] sleep_wake-up

说明：SLEEP WAKE UP FOR CSR CPU
<郑自汉> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] e2prom_w_r

说明：FPGA的 EEPROM 读写测试代码， 包括源代码和测试代码-test bench of EEPROM write and read for FPGA
<Johnny> 在 2024-11-19 上传 | 大小：80kb | 下载：0

[VHDL编程] i2cslave_verilog

说明：自己实现的一个i2c slave, 已经用在自己的工程里。好用！-I2C slave.
<余军> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] relay_test

说明：Simple relay trigger
<danny> 在 2024-11-19 上传 | 大小：340kb | 下载：0