[VHDL编程] MD5

说明：哈希算法FPGA实现代码，采用MD5算法，并给出了仿真波形。-MD5 hashing algorithm for FPGA implementation code
<bigblue> 在 2024-11-20 上传 | 大小：9kb | 下载：0

[VHDL编程] RLS.v

说明：用verilog实现的一个2抽头RLS自适应滤波器的代码-A realization with verilog HDL code of a two-tap RLS adaprive fliter
<xuweiwei> 在 2024-11-20 上传 | 大小：5kb | 下载：0

[VHDL编程] wcdma.v

说明：无线通信FPGA设计例13-6源代码，WCDMA系统小区搜索的FPGA实现 -Example 13-6 FPGA design of wireless communication source code, FPGA implementation of WCDMA system cell search
<xuweiwei> 在 2024-11-20 上传 | 大小：5kb | 下载：0

[VHDL编程] MultCIC

说明：三级梳状积分CIC滤波器的FPGA实现代码，包括积分模块，抽取模块和梳状模块以及顶层模块的实现代码-Three integral CIC comb filter FPGA implementation code, including the integration module, extraction module and a comb and a top-level module module implementation code
<xuweiwei> 在 2024-11-20 上传 | 大小：3.32mb | 下载：0

[VHDL编程] VHDL-clock

说明：用VHDL写的数字钟程序，能够实现显示时分秒，时间可以调节，还能设定闹钟-Written in VHDL,the digital clock procedures can display every minute, the time can be adjusted, but also to set the alarm
<Brriot> 在 2024-11-20 上传 | 大小：1.39mb | 下载：0

[VHDL编程] Bucket-shift-register

说明：桶型移位寄存器。主要实现循环移位功能。模块单一化，有助于移植，并方便使用人员快速理解并应用-Bucket shift register.The main realization of cyclic shift function.Single module, help to transplant, and easy to use personnel to quickly understand and apply
<august> 在 2024-11-20 上传 | 大小：442kb | 下载：0

[VHDL编程] dtsmg

说明：动态数码管的实时显示和应用，主要是实现一个简单的没有控制位的时分秒的数字钟；六位数码管的前两位实现小时；三四位显示分钟；最后两位显示秒。主要有四个模块。-Real-time display and application of dynamic digital tube, primarily to implement a simple no control bits when every minute digital clock six
<宋文儒> 在 2024-11-20 上传 | 大小：6.47mb | 下载：0

[VHDL编程] 09_uart2

说明：FPGA UART与计算机pc进行串口通信Verilog程序，含有波特率选择，发送器，接收机以及顶层文件，再PC机上通过串口调试助手与FPGA进行通信。-FPGA UART
<陈辉> 在 2024-11-20 上传 | 大小：103kb | 下载：0

[VHDL编程] vhdl

说明：vhdl code for internet interface
<original_zomby> 在 2024-11-20 上传 | 大小：11kb | 下载：0

[VHDL编程] dspbuilder

说明：ALTERA的dspbuilder教程，很详细-ALTERA DSP-BUILDER TO DEVELOP PROJECT
<xiang yao> 在 2024-11-20 上传 | 大小：3.23mb | 下载：0

[VHDL编程] PCIdataout

说明：包含数据发送到C程序与Verlog程序,包含数据发送到C程序与Verlog程序-C program containing the data to be sent and Verlog program
<YAN> 在 2024-11-20 上传 | 大小：5.44mb | 下载：0

[VHDL编程] ug947-vivado-partial-reconfiguration-tutorial(1).

说明：tcl partial reconfig synthesis code
<shyam s> 在 2024-11-20 上传 | 大小：59kb | 下载：0