[VHDL编程] sin_generate

说明：FPGA的正弦函数发生器文件，实测，可用。-Sine function generator file, FPGA test, available.
<张平安> 在 2025-01-18 上传 | 大小：2.48mb | 下载：0

[VHDL编程] Electronic-organ

说明：基于FPGA的电子琴，附带源文件。实测。-Electronic organ based on FPGA, with source files. The measured
<张平安> 在 2025-01-18 上传 | 大小：1006kb | 下载：0

[VHDL编程] encrypt_8_tea_complete

说明：This complete project for 8-bit TEA algorithm. Actually, at least 32-bit for TEA and you can change number of bits. This folder consists of five vhdl files. one top level entity named encrypt_8 and the remaining four are
<Mar Mar> 在 2025-01-18 上传 | 大小：4kb | 下载：0

[VHDL编程] decrypt_8

说明：This file is top level entity of decrypt_8 project. This project is 8_bit decryption for TEA algorithm. You can change number of bits (at least 32 bit for TEA). This project is only for one round. You should use input as
<Mar Mar> 在 2025-01-18 上传 | 大小：1kb | 下载：0

[VHDL编程] low_level_decrypt_8

说明：This folder consists of five vhdl files. These are low level entities of top level entity named decrypt_8 project. -This folder consists of five vhdl files. These are low level entities of top level entity named decryp
<Mar Mar> 在 2025-01-18 上传 | 大小：2kb | 下载：0

[VHDL编程] PCIe_Lab(ALTERA-V5PCIe)

说明：这一设计实例深入浅出，介绍怎样产生一个Qsys子系统。 您将产生一个含有以下组成的Qsys系统:在Cyclone IV GX收发器入门套件上,设计带嵌入式收发器的Gen1×1硬核IP的 PCI Express IP编译器。 -Qsys system: the Cyclone IV GX Transceiver Starter Kit, designed with embedded transceivers Gen1 × 1 hard
<微笑> 在 2025-01-18 上传 | 大小：6.32mb | 下载：0

[VHDL编程] sdram_ov7670_vga

说明：基于OV7670摄像头的FPGA采集工程,通过VGA显示输出。-OV7670 camera based on FPGA acquisition projects through VGA display output.
<微笑> 在 2025-01-18 上传 | 大小：3.67mb | 下载：0

[VHDL编程] SPI_slave-SPI-control-ADS8364

说明：FPGA控制ADS8364采集，采集的数据通过SPI上传，SPI做从机slave。-FPGA control ADS8364 acquisition, upload the data collected through the SPI port, SPI do slave slave.
<瞿盛> 在 2025-01-18 上传 | 大小：73kb | 下载：0

[VHDL编程] grey-code--FIFO-IP-core

说明：基于格雷码的FIFO的IP核，调试可用于通信接口的队列传输。-Gray code based on FIFO IP core, debugging can be used for communication queue transmission interface.
<瞿盛> 在 2025-01-18 上传 | 大小：37kb | 下载：0

[VHDL编程] UART-IP-based-on-queue

说明：基于队列传输的UART的IP核程序，已调试可直接使用。-Queue-based transmission of UART IP core procedures have been debugging can be used directly.
<瞿盛> 在 2025-01-18 上传 | 大小：10kb | 下载：0

[VHDL编程] SPDIF-interface-IP-core

说明：SPDIF数字音频接口的的程序，已写成通用IP核形式。-The program SPDIF digital audio interface has been written in the form of common IP core.
<瞿盛> 在 2025-01-18 上传 | 大小：43kb | 下载：0

[VHDL编程] HSDI-communcation-interface-IP

说明：基于FPGA的HSDI接口的程序，调试可用。-FPGA-based programs HSDI interfaces, debug available.
<瞿盛> 在 2025-01-18 上传 | 大小：6kb | 下载：0