[VHDL编程] sdk_memory_test

说明：内存测试程序，包含完整的源码。在xilinx的sdk环境下运行-Memory testing procedures, including complete source code. Run under the xilinx sdk environment
<chan> 在 2025-01-24 上传 | 大小：2.33mb | 下载：0

[VHDL编程] iq_balance

说明：调整iq幅度不平衡的模块，可以解决载漏和边带问题。-Iq amplitude imbalance adjustment module can be resolved carrier and sideband leakage problems.
<chan> 在 2025-01-24 上传 | 大小：7kb | 下载：0

[VHDL编程] socket_apps

说明：socket编程例程，在xilinx的sdk环境下实现，简单易懂，可作为设计参考-socket programming routines to achieve in the xilinx sdk environment, easy to understand, can be used as a reference design
<chan> 在 2025-01-24 上传 | 大小：34kb | 下载：0

[VHDL编程] verilog

说明：verilog课件，讲述语言的详细资料和应用，对FPgA的设计有很好的作用-verilog courseware, details about the languages ​ ​ and applications designed for FPgA have a good effect
<刘利> 在 2025-01-24 上传 | 大小：25.56mb | 下载：0

[VHDL编程] aadd4

说明：verilog 描述的超前进位加法器，速度较快，可综合-lookahead adder verilog descr iption, faster, can be integrated
<peyo> 在 2025-01-24 上传 | 大小：153kb | 下载：0

[VHDL编程] adsub4

说明：verilog编写的可综合的加减法器 速度较快-verilog written on subtraction can be integrated faster
<peyo> 在 2025-01-24 上传 | 大小：176kb | 下载：0

[VHDL编程] alu

说明：verilog 编写的 可综合的ALU单元 可执行加减与或非 5种运算-verilog prepared by the ALU unit can be integrated with non-executable plus or minus five kinds of computing
<peyo> 在 2025-01-24 上传 | 大小：354kb | 下载：0

[VHDL编程] src

说明：32位加法器,verilog HDL，初级用，-32-bit adder, verilog HDL
<ginlee> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] QuartusII12.0-

说明：此文件为QuartusII12.0 安装及使用教程，包括了安装指南及建立文件过程。-This file is installed and used QuartusII12.0 tutorials, including installation guides and create a document processes.
<zhaozhongxiao> 在 2025-01-24 上传 | 大小：4.55mb | 下载：0

[VHDL编程] 12864

说明：能够实现，12864显示简单得中文字符。适合于初学者学习，研究。-Can be achieved, 12864 shows simple Chinese characters. Suitable for beginners to learn and study.
<kuang> 在 2025-01-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Light-water

说明：流水灯，非常好用，在quarts上完美运行，verilog语言编程好好地-Light water
<pudn> 在 2025-01-24 上传 | 大小：276kb | 下载：0

[VHDL编程] s_machine

说明：单进程Moore状态机，st0到st4的五个不同状态间的转换。性能良好的同步时序逻辑模块； 与VHDL的其他描述方式相比，状态机的VHDL表述丰富多样、程序层次分明，结构清晰，易读易懂-Single process Moore state machine, st0 to st4 five conversion between different states. Good performance of synchronous sequ
<杜雨峰> 在 2025-01-24 上传 | 大小：331kb | 下载：0