[VHDL编程] VHDL-based-digital-clock-programming

说明：基于VHDL的数字时钟设计，可以调时间，并且可以设置四个闹钟时间，中和很多VHDL的基本程序，对初学者很有用-VHDL-based digital clock design, you can adjust the time, and you can set four alarm time, and in a lot of VHDL basic procedures, useful for beginners
<卢> 在 2025-01-28 上传 | 大小：10kb | 下载：0

[VHDL编程] fenpin

说明：对主时钟的完成四分频的分频，希望对大家有帮助。-Completion of the master clock frequency divider quarter, we want to help.
<王世豪> 在 2025-01-28 上传 | 大小：38kb | 下载：0

[VHDL编程] iic

说明：主要对Iic通信协议做简单的规定，通过verilog语言设置。-Iic main communications protocol for doing simple rules, through verilog language settings.
<王世豪> 在 2025-01-28 上传 | 大小：3kb | 下载：0

[VHDL编程] ps2

说明：使用verilog来对ps2的解码，使大家对ps2更好的理解。-Use verilog to decode for ps2, ps2 make everyone a better understanding.
<王世豪> 在 2025-01-28 上传 | 大小：1kb | 下载：0

[VHDL编程] chuankou

说明：。典型的RS232 信号在正负电平之间摆动，在发送数 据时，发送端驱动器输出正电平在+5～+15V，负电平在-5～-15V 电平。接收器典型的工作电 平在+3～+12V 与-3～-12V 之间。-. Typical RS232 signal level swing between positive and negative, when data is transmitted, the transmitter side drive
<王世豪> 在 2025-01-28 上传 | 大小：1kb | 下载：0

[VHDL编程] vga

说明：该工程设计需要在VGA 显示器上显示背景为蓝色，中央显示一个绿色的边框和一个粉 色的矩形-The project design requires a VGA monitor to display a blue background, the central display a green border and a pink rectangle
<王世豪> 在 2025-01-28 上传 | 大小：1kb | 下载：0

[VHDL编程] shumaguan

说明：该实验实现一个两位数码管同时从0 到F 循环递增的功能。-The experimental realization of a two digital tube while loop increments from 0 to F function.
<王世豪> 在 2025-01-28 上传 | 大小：1kb | 下载：0

[VHDL编程] mux16

说明：在该实验中就是要利用时序逻辑设计方法来设计一个16 位乘法器-In this experiment is to use sequential logic design method to design a 16-bit multiplier
<王世豪> 在 2025-01-28 上传 | 大小：1kb | 下载：0

[VHDL编程] sram

说明：该实验实现了对SRAM 的每一个地址进行遍历读写操作，然后比对读写前后的数据是否 正确，最后通过一个LED 灯的亮灭进行指示-The experimental realization of the SRAM to traverse each address read and write operations, and then compared before and after the data is read Correct,
<王世豪> 在 2025-01-28 上传 | 大小：1kb | 下载：0

[VHDL编程] divider13

说明：这是一个13分频器，可以进输进来的信号进行13分频后输出-This is a 13 frequency divider which can transfer the input clock signal into a 1/13 clock signal.
<陈楠> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] divider8

说明：这是一个8分频器，可以将输进来的信号进行8分频后输出-This is a 8 frequency divider which can transfer the input clock signal into 1/8 clock
<陈楠> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] divider256

说明：这是一个2至256分频器，可以将输进来的信号进行2至256次分频后输出，分频器的大小可选-This is a 2 to 256 frequency divider which can transfer the input clock signal into 1/2 to 1/256 clock
<陈楠> 在 2025-01-28 上传 | 大小：3kb | 下载：0