[VHDL编程] mini_aes_latest.tar

说明：It is minimal version of AES verilog implementation. It is really simple and easy to understaning.. works well manual included. Enjoy!
<Ho Joon Lee> 在 2025-01-30 上传 | 大小：502kb | 下载：0

[VHDL编程] v6Integrated-Block-for-PCIE-UG

说明：赛灵思官方公布的PCIE集成端点核设计用户指导，是FPGA从业者的好帮手-Xilinx Integrated Endpoint official PCIE core design user guide, is a good helper for FPGA practitioners
<yh> 在 2025-01-30 上传 | 大小：5.48mb | 下载：0

[VHDL编程] EDK-preliminary-guidelines-for-use

说明：EDK初步开发使用指南，对于初学者是很好的学习资料-Initial development EDK user guide, for beginners is a good learning materials
<yh> 在 2025-01-30 上传 | 大小：9kb | 下载：0

[VHDL编程] The-use-of-under-the-EDK-chipscope

说明：EDK下chipscope的使用，可以实时监控设计中的信号变化-EDK under chipscope use of real-time monitoring can change the design of the signal
<yh> 在 2025-01-30 上传 | 大小：415kb | 下载：0

[VHDL编程] ISE-and-Modelsim-simulation

说明：ISE和Modelsim联合仿真指导材料，适合初学者看-ISE and Modelsim co-simulation guidance material, suitable for beginners
<fxx> 在 2025-01-30 上传 | 大小：3.19mb | 下载：0

[VHDL编程] verilogiic1121

说明：一个基于verilog的iic协议的控制器，用状态机结构编写，可以将数据写入eeprom中，再读出来。-A protocol based on verilog for iic controller state machine structure with writing, data can be written to the eeprom, reading them out.
<陈栋磊> 在 2025-01-30 上传 | 大小：130kb | 下载：0

[VHDL编程] uartfifo

说明：一个基于verilog的fifo的例子，由数据产生模块产生数据传到fifo中，然后同过发送模块将数据发到上位机上。-One based on the fifo verilog example, by the data generation module generates data to the fifo, and then sent over the same module sends data to the host compute
<陈栋磊> 在 2025-01-30 上传 | 大小：646kb | 下载：0

[VHDL编程] EX7

说明：一个基于verilog的串口接收发送模块，可与上位机通信。-One based on the serial receiver sends verilog module can communicate with the host computer.
<陈栋磊> 在 2025-01-30 上传 | 大小：319kb | 下载：0

[VHDL编程] logic_analysis

说明：一个基于verilog的逻辑分析仪，可以通过pc机的显示器将开发板的数据显示在显示频上。-Verilog based logic analyzer, you can monitor the development pc machine data plate on the display frequency.
<陈栋磊> 在 2025-01-30 上传 | 大小：2.93mb | 下载：0

[VHDL编程] verilogsram

说明：一个基于verilog的sdram读写控制器，可以将数据写入sdram并读回。-One based on the sdram verilog write controller, data can be written to and read back sdram.
<陈栋磊> 在 2025-01-30 上传 | 大小：94kb | 下载：0

[VHDL编程] problemas

说明：example of vhdl lenguage-example of vhdl lenguage
<med> 在 2025-01-30 上传 | 大小：11kb | 下载：0

[VHDL编程] vc707-mig-rdf0160-14.3

说明：适用于DDR3 控制器代码等的FPGA代码-DDR3 controller code for FPGA code, etc.
<丁妮> 在 2025-01-30 上传 | 大小：12.2mb | 下载：0