[VHDL编程] IEEE-Std-1364.1-2002-Verilog-RTL-Synthesys

说明：IEEE Std 1364.1-2002 Verilog RTL Synthesys
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[VHDL编程] IEEE-Std-1364-2001-Verilog-LRM

说明：IEEE Std 1364-2001 Verilog LRM
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[VHDL编程] IEEE-Std-1800-2012-SystemVerilog

说明：IEEE Std 1800-2012 SystemVerilog - Unified Hardware Design, Specification, and Verification Language
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[VHDL编程] IEEE-Std-1076.6-1999-VHDL-RTL-Synthesis

说明：IEEE Std 1076.6-1999 VHDL RTL Synthesis
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[VHDL编程] Xcell-Journal-issue-82

说明：Xcell Journal issue 82 released by Xilinx.
<tyoon> 在 2025-02-03 上传 | 大小：9.4mb | 下载：0

[VHDL编程] dianti

说明：基于FPGA的六层电梯控制模型 内含波形仿真图形-FPGA-based six-story elevator control model includes a waveform simulation graphics
<chen> 在 2025-02-03 上传 | 大小：159kb | 下载：0

[VHDL编程] SSDT

说明：同步串行数据发送电路，并行数据输入，串行数据输出。-Synchronous serial data transmission circuit, parallel data input, serial data output.
<杨诚> 在 2025-02-03 上传 | 大小：59kb | 下载：0

[VHDL编程] lab1

说明：一个21位先行进位加法器的代码 交作业和毕设必备，自己写的，不完全地方请指出 -A 21-bit carry-lookahead adder code homework and must complete set up, wrote it myself, not exactly place please indicate
<lu> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] motor

说明：课程设计 直流电机 pwm verilog -Curriculum design DC motor pwm verilog
<peter> 在 2025-02-03 上传 | 大小：18kb | 下载：0

[VHDL编程] cpu

说明：简易cpu 课程设计 vhdl modelsim-Easy cpu curriculum design vhdl modelsim
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[VHDL编程] step-moto

说明：步进电机 细分/非细分 verilog -Stepping Motor/Non subdivision verilog
<peter> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] dds

说明：利用FPGA实现分频，实现DDS分频模块 -Divide using FPGA realize DDS frequency module
<张任> 在 2025-02-03 上传 | 大小：1.79mb | 下载：0